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FPGA 原型验证专题 16：GateID 与 FPGA 逻辑网表数据模型——cell/net/port、ID 分配与网表遍历 ​

更新时间：2026-09-12。本文是「ASIC FPGA 原型验证系统」专题 06~25 深体系列分册，对应阶段 3（分配 GateID）。RTL 侧对应 10 RTL ID 体系 分配规则/层次绑定/稳定性，两者如何绑定见 17 info_table 映射表 GateID↔RTLID/回溯/版本，综合过程见 15 编译器逻辑综合 工艺无关网表/两级综合。

这一篇在链路里的位置 ​

阶段 3 之前数据都在 RTL 域（只有 RTL ID）；逻辑综合生成网表后才有 Gate 域与 GateID。硬件运行时只识别映射后的物理网线、只关联 GateID——这是阶段 5 采集和阶段 6 回映的根本约束。

本文要回答的问题 ​

  • 一张逻辑网表由哪些对象构成（cell/instance、pin/port、net、bus、层次节点）？
  • GateID 分配给谁（cell 与 net 都要吗）？编码如何保证跨多片全局唯一？
  • RTL 里一个信号综合后可能变成多条/合并/消失，多对一、一对多如何在 ID 上体现？
  • 层次化网表与扁平网表的取舍：为什么回映需要保留某种层次锚点？
  • GateID 与 RTL ID 在生命周期上的差异（RTL 改→重新综合→GateID 全变？）？
  • 为什么 GateID 不进比特流？Vivado 打包后物理资源与 GateID 如何对应（会不会再丢信息）？
  • 网表如何被遍历/查询（扇入扇出、按模块聚合），为映射与调试提供 API？

一、为什么说综合是两个域的分界 ​

阶段 3 之前，所有对象（实例、信号、层次）都在 RTL 域、只挂 RTL ID；15 编译器逻辑综合 工艺无关网表/两级综合之后，设计第一次以门和网线的形式存在，进入 Gate（网表）域。分界带来一个硬件事实：FPGA 运行时只存在被配置出来的物理单元和连线，trace/ILA 能采的只有这些物理网线上的电平——采集数据天然带的是 Gate 域身份（GateID），硬件完全不知道 RTL ID 和模块名。这就是为什么后续需要一整套回映机制（22 Gate 域信号采集 ILA/trace/带宽深度权衡→23 Gate→RTL 数据回映 查表/聚合/SAIF）。

二、网表对象模型 ​

一张逻辑网表由五类对象构成：

对象含义关键属性
cell（实例）一个门/触发器/黑盒的一次例化原型（AND/DFF/MUX/黑盒名）、参数、所属层次、来源 RTL ID 集合
pincell 的输入/输出引脚方向、位选择、连接的 net
net网线：一个 driver pin 到若干 load pin 的连接位宽、driver、loads、是否 clock/probe/跨片
port（子）网表对外边界对应模块端口/跨片 TDM 端口
constant0/1 电源地驱动常量传播后大量 net 的 driver

向量总线（bus）在模型里是一组带 [i] 位选择的 net 逻辑视图，物理展开时逐位是独立 net。黑盒 cell（BRAM 替身、TDM wrapper、trace IP）内部不在本网表展开，但占端口和连接关系。

三、GateID 编码：跨多片也要全局唯一 ​

GateID 同时发给 cell 和 net（pin 用 GateID(pin of cell) 复合定位），典型编码是分段整数：

bash
| 版本/构建段 | 片号 FPGA# | 类型(cell/net/blackbox) | 局部自增序号 |
  • 片号入 ID：多片各有子网表，但全局 ID 空间不重叠，采集数据回传时不必额外说明来自哪片；
  • 确定性发号：与 RTL ID 同纪律（10 RTL ID 体系 分配规则/层次绑定/稳定性）——按层次遍历的词法顺序发号，并行综合各子树用预分配号段，保证同输入逐字节可复现；
  • 不复用已删号：增量综合时废弃 ID 留洞，避免「旧采集文件里的 12345」在新网表指向另一个对象；
  • probe 点的 GateID 还带槽位属性（14 可观测性插桩 dont_touch/probe/可见性预算），供 trace 帧直接索引。

四、展平与归属：一根 RTL 信号的 N 种命运 ​

RTL 信号与 gate net 之间不是一一对应，这是回映复杂性的根源：

情况例子网表中的形态
1:1普通寄存器输出一根 net，来源单一
1:N 复制高扇出使能被复制成多根缓冲网多根 net 共享同一 RTL 来源
N:1 合并两位恒等信号、常量等价合并一根 net 挂多个 RTL 来源
向量展开reg[31:0] q32 根带位选择的 net
常量消失配置为 0 的使能无 net，driver=constant，标记「折叠」
逻辑重写表达式重构、retiming 移寄存器新 net 经来源链可追溯，但原名不直接存在
进入黑盒SRAM→BRAM 内部存储端口 net 可观测，内部按替换台账映射（11 ASIC→FPGA 等价单元替换 SRAM/时钟/IO/PHY）

这些关系在分配 GateID 时同步记录为来源边（GateID ↔ RTL ID + 关系类型），即 17 info_table 映射表 GateID↔RTLID/回溯/版本 的原始材料。被优化消失的信号无法采集也无法回映，这正是重要观测点必须提前 keep 的原因。

五、层次锚点：为什么不能全打平 ​

纯扁平网表（几百万 cell 一层）虽然是 Vivado 的最终食粮，却会让回映失去结构：没有实例边界，就无法回答「这个翻转属于哪个子系统」、无法按模块做活动聚合（24 活动覆盖率与性能调试闭环 热点/瓶颈/回放）、也无法以模块为单位做增量和分区。因此 Compiler 网表保留层次锚点：

  • dont_touch/keep_hierarchy 标记的实例在网表中保留为层次 cell（黑盒式边界，内部展开但边界不跨优化）；
  • 普通模块可打平，但每个打平的 cell 仍带着「最近保留祖先实例」的归属标签；
  • 跨片 TDM wrapper、替换单元天然是边界 cell。

这样既不阻碍 Vivado 物理优化，又保证任意 GateID 都能回答「我属于 RTL 树上的哪个节点」。

六、GateID 的生命周期 ​

与「RTL 不改则 RTL ID 不变」不同，GateID 绑定的是网表版本：只要重新综合，布尔优化结果可能变，GateID 就可能大面积重排——即使 RTL 一行没改（换了综合选项、规则库版本）。因此生命周期管理是：

  1. 每次综合产生一个网表版本/构建 ID，GateID 表、info_table、子网表、后续比特流全部挂在该 ID 下；
  2. 增量综合在子树指纹未变（10 RTL ID 体系 分配规则/层次绑定/稳定性）时复用该子树 GateID（号段留洞使复用可行），其余重新发号；
  3. GateID 表只存工程服务器，绝不进比特流；
  4. 任一采集文件在文件头记录构建 ID，回映前强制与 info_table 版本核对（20 比特流烧录与四方版本一致 manifest/门禁/23 Gate→RTL 数据回映 查表/聚合/SAIF）。

七、网表查询 API ​

回映、插桩校验、分区反馈都需要在网表上做查询，典型原语：

八、与物理资源的二次映射 ​

Vivado pack 之后还存在一层映射：逻辑 cell → 具体 LUT 位（A6 输入函数）、FF 坐标（SLICE_X/Y、FF 位）、BRAM 位点。这层信息由 Vivado 写在其设计检查点（DCP）与调试探针文件（.ltx）里，不修改 Compiler 的 GateID 表：.ltx 把 ILA 探针的物理位点连到网表网名，Compiler 侧再用「逻辑网名 ↔ GateID」对接一次即可。两层映射泾渭分明——GateID 是逻辑域身份（跨厂商可移植），物理位点是某型号某编译的偶然结果；重跑 P&R 后位点全变，GateID 可保持不变，采集与回映的稳定性正是靠这层解耦。

九、位选展开与总线分裂：一根 RTL 信号的网表命运（续） ​

第四节讲了一根信号可能展平成多根网，这里把最影响回映正确性的「总线分裂」场景讲透。RTL 里的一根 32 位总线在网表里从不是一个对象，而是 32 个独立的 bit-net，综合还会让它们的命运各不相同。常量位与死位：若某几位恒为常量（如高 8 位从未赋非零值），这些位在综合后消失，变成接收端引脚的常量 tie；回映时这几位的活动必须报为「常量」而不是「无数据」，否则 69 篇按位统计翻转率会把常量位误算成零翻转，低估占空比相关的功耗细节。位重排与跨单元扇出：优化可能把总线的不同位送进不同的 LUT 甚至不同层次（寄存器复制降扇出时，同一根总线在不同接收端看到的是不同副本）；GateID 模型里「逻辑位—物理副本」是一对多关系，info_table 要保留主从标记，回映活动时对同一逻辑位的多个副本要按接收点权重合并或分别列出。跨片分裂：分区可能把一根总线的低位和高位切到不同 FPGA（这通常不应该发生，但在容量逼迫下可能），一旦发生，该信号的跨片语义已被破坏，编译器应直接报错而不是默默切开——这是分区器要遵守的信号原子性约束，枚举/状态编码尤其敏感（见 56 篇）。重编码：FSM 重编码、格雷码转换、RAM 译码会让一组网表位与 RTL 枚举值之间没有天然对应；这时 info_table 必须额外保存「编码映射表」，回映波形时先解码再显示 RTL 枚举名，否则调试者看到状态机在两个无意义编码间跳转。打包与位宽收敛：TDM 和 SerDes 汇聚会把多个信号打包传输，打包点之前/之后的网属于不同语义层，GateID 应把互联基础设施网（平台网）与 DUT 网分开命名空间，防止平台网的翻转污染 DUT 活动统计。回映工具面对一个 RTL 信号时的标准动作因此是：沿 info_table 找到其全部物理化身（常量位、活位、副本、跨片端、编码位），对每个化身取数据，再按规则还原成一个「以 RTL 语义表达的时间序列」，并附带数据完整度标记（哪些位是推断的、哪些有实测）。这个还原动作正是 67 篇的技术核心，而它的全部原料在 GateID 模型和 info_table 里就必须备齐。

十、网表版本的内容寻址与差异：让「两份网表哪里不同」可回答 ​

多片、多版本、多分支的项目里，工程师反复需要回答一个朴素问题：「这版网表和上版到底哪里不一样？」把它做成秒级可查询的能力，依赖 GateID 体系加上合适的版本存储设计。内容指纹：每个叶子 cell/net 携带结构指纹——由其类型、参数、输入连接的指纹递归计算（类似函数式数据结构的哈希）；模块级指纹因此汇总了整棵子树的结构。两版网表对比时，指纹相同的子树可以整棵跳过，diff 立即收敛到真正变化的子树。指纹 vs GateID 的分工：GateID 是稳定身份（同一个对象跨版本的名字），指纹是内容摘要（对象的内容是否变了）。一个对象 GateID 不变但指纹变了，表示「同一个寄存器/模块，内部实现变了」；出现新 GateID 且无旧对象匹配，是新增；旧 GateID 在新版消失，是删除或被合并——配合 61 篇的来源分类可进一步区分「优化删除」与「功能删除」。跨片核对：增量构建只重综合部分芯片时，要验证未重编译芯片引用的跨片接口网表指纹与新版子网表边界一致；边界指纹不符则强制相关芯片一起重编译（见 64 篇的构建联动），防止出现「芯片 A 按旧时槽表发送、芯片 B 按新表接收」的错版运行。差异的呈现层次：原始 cell 级 diff 无法阅读，工具应沿保留层次向上聚合——「u_core/u_pipe/u_fifo 子树：12 个 cell 变化，源于 RTL 提交 a3f9（深度参数 8→16）」，把网表 diff 与 RTL 提交、分区 diff、约束 diff 放在同一视图，实现一次代码改动的全链路影响面追踪。制品去重：以指纹做内容寻址存储，相同子网表只存一份，多片系统中大量重复例化的模块（几千个相同 FIFO）因此极大压缩制品库体积，比特流归档（64 篇）也能判断「这次构建其实和上次产出完全相同」而跳过烧录。安全与审计：签核场景需要证明「跑活动采集的网表就是从某 RTL 提交、某规则库版本、某编译器版本确定性产出的」，指纹链（RTL hash→展开树 hash→网表 hash→比特流 hash）提供了这条证据链；任何一环不可复现，69 篇的签核消费方有权拒收数据。

十一、从网表看设计健康度：结构反模式的自动识别 ​

GateID 网表模型不仅服务回映，也是对设计做「结构性体检」的最佳观测点——许多在 RTL 里难以察觉的反模式，在网表结构上一目了然，Compiler 可以免费产出这类报告。时钟异常：扫描所有时序单元的时钟引脚来源，正常设计里时钟来自有限的几个时钟树根（经 BUFG/MMCM）；若发现数据信号被直接当时钟、时钟经过 LUT 组合逻辑（除已知 ICG→CE 替换点外）、某时钟域只有零星几个单元（可能是误写的派生时钟），都应告警，与 52 篇 ICG 改造和 62 篇约束检查联动。复位异常：复位引脚高扇出且跨域直连（缺复位同步器）、同一模块内混合两种复位极性、复位网络经过组合逻辑，是复位问题的网表特征，可在芯片回来之前发现 09 篇（intermediate）讲的复位树隐患。结构反模式：超大单模块（某子树 cell 数极端，往往是 generate 误用或数组未展开清楚）、异常高扇出线（一个网驱动几千端点，意味着时序/布线风险，工具会被迫复制）、纯组合环（沿网表的有向图里找环，除已登记的异步反馈外一律报错）、跨片边界上的组合直通（TDM 无法承载组合路径，必须有寄存器切断）。资源结构性指标：锁存器数量（除明确指定外应为零）、三态门数量（FPGA 内部三态会被展开，出现即提示）、未使用的黑盒端口、无负载的大规模子树（可能是真死代码，也可能是漏接信号——两种结论都值得反馈给 ASIC 团队，真死代码在流片前删掉能省面积）。替换质量回查：对照 55 篇台账，检查存储替换是否落在预期资源（出现用 LUT 堆大 RAM 说明推断失败）、IO 替换的 GT 数量与规划一致。这些检查之所以放在网表层而非 RTL 层，是因为「综合之后真实生成了什么」才是 FPGA 实际运行的结构；RTL lint 能猜，网表检查能证。把结构健康报告接进构建门禁，严重项（组合环、数据当时钟）阻断构建，趋势项（高扇出数量、拥塞热点）进看板，等于给整条原型流水线加了一层便宜而极有效的早期防护。

十二、网表即合约：下游各团队对网表模型的具体依赖 ​

本篇前面从建模角度讲了网表对象，收尾时换个视角：下游团队各自依赖网表模型的哪些承诺，能帮助理解为什么模型设计不能图省事。分区团队依赖：稳定的实例边界和叶子单元权重（每类 cell 的资源当量）、端口与连接的完整枚举、层次标签（可切/不可切）。网表模型若允许连接悬空存在或对象就地修改，分区器看到的图就与综合结果不一致，划分出的方案无法实现。时序与约束团队依赖：时钟域标注随网表对象携带（哪些 cell 属于哪个时钟根、哪些网是时钟网）、TDM 插入点的显式标记、IO/替换模型的延迟参数；他们没有时间从结构重新推断时钟，网表的时钟标注就是约束生成的输入事实。采集与插桩团队依赖：可挂载观测点的对象集合（时序单元输出、层次边界）、dont_touch 属性贯穿到最终网表、跨片信号两端的对应关系；模型里临时生成、没有稳定身份的内部节点无法被观测配置引用。回映与签核团队依赖：这是最苛刻的消费者——GateID 全局且跨版本稳定、来源链完整可查、平台插入对象与 DUT 对象命名空间分离、每个被优化删除的对象有可追溯的去向。他们的所有统计都建立在「网表对象可被唯一引用且其来历可回答」之上。Vivado 实现侧的隐性依赖：交给厂商工具的网表必须满足其语言子集和属性约定，模型中的层次保留、异步寄存器属性、false path 标注要能翻译成实现约束，且翻译结果可回读核对。把这些依赖汇总成一份「网表交付接口」文档（对象集合、不变量、属性、稳定性承诺），网表模型的每次演进都对照它评估影响——这就是把网表当作跨团队合约来管理。合约意识还带来一个组织收益：当某团队报「这个对象找不到/属性不对」时，争议可以对照接口文档裁决，而不是两个团队各自翻代码。50 篇讲三方协作靠机器可读的交接物，网表模型就是交接物中技术密度最高、最不容含糊的一份；它设计得好，后面六册讲的所有自动化才立得住。

十三、给使用者的网表速查：常见问题在哪里有答案 ​

最后给所有直接或间接消费网表模型的工程师一份问题导向的速查，把「遇到 X 看什么」固化下来。「这个 RTL 信号在板上叫什么、在哪片芯片」：用 info_table 按 RTL 路径查到全部 GateID 及芯片号，注意总线要逐位查、跨片信号有发射和接收两个化身（60 篇第四节、第九节）。「为什么我要的信号综合后找不到」：先查优化事件台账，区分常量折叠、死逻辑删除、跨边界合并、被替换模型吸收四类；前两类是设计事实（该信号本就不存在有效值），后两类要按合并来源或模型端口重新观测（61 篇第三节）。「这两份构建哪里不同」：看结构指纹的子树 diff，再沿层次聚合到 RTL 提交，不要逐 cell 阅读 diff（60 篇第十节）。「这个 GateID 的波形怎么解读」：查编码映射表（FSM 重编码、Gray 指针），确认它不在平台插入命名空间；平台网的翻转不代表 DUT 行为（60 篇第二、九节）。「某模块的活动数据能不能用于签核」：查该子树的替换覆盖率和可信度标记——替身内部活动不可用，ICG→CE 区域要做时钟活动校正（52、55、69 篇）。「为什么时序/采集工具说对象不存在」：核对 GateID 空间与厂商工具坐标的边界，跨工具引用必须经 info_table 翻译，不要拿实现后的网名当 GateID（60 篇第十三节案例）。「怎么证明这份比特流对应我审过的 RTL」：沿哈希链核对 RTL、展开树、网表、规则库、比特流五件套指纹与硬件自报版本（60 篇第十节、64 篇）。「怀疑网表本身错了怎么办」：用最小复现设计隔离问题、对照结构健康报告（组合环、异常时钟、无负载子树），并确认构建配方完全一致后再报 Compiler 团队——大部分「网表错了」最终定位为输入或版本问题，但快速排除这些正是速查存在的意义。把这张表贴在团队 wiki 上，新人 80% 的网表层问题可以自助解决，专家的时间则留给真正需要跨域推理的少数疑难。

十四、结语：在两个世界之间保持完整的记忆 ​

如果用一个比喻收束全篇，GateID 网表模型就是原型系统的记忆器官：RTL 世界记得设计意图，FPGA 世界只有物理资源，而网表模型与映射关系保存着「物理世界的每个动作来自意图世界的哪个决定」。失去这段记忆，原型能跑、能演示，却无法回答任何严肃问题——活动数据无法归因，波形无法解读，签核无从谈起。保持这段记忆完整的工程原则并不复杂，但处处反直觉：允许优化删除对象，不允许删除而不留记录；允许一个信号分裂成多个化身，不允许化身失去与本体的联系；允许跨工具的两套坐标，不允许不经映射地混用；允许版本变化，不允许身份漂移和 ID 复用。这四条原则加上确定性构建，构成了网表模型设计的全部骨架。对工程师而言，养成一个习惯就够了：每当工具要对网表做一个不可逆动作（删、并、拆、改名、换片），先问「这件事将来怎么查得回来」。习惯成自然后，可追溯性不再是额外负担，而会成为设计每个数据结构时的默认考量——这正是原型 Compiler 与普通综合器在工程文化上的分野。对新加入这条流水线的工程师，建议按三个层次掌握网表模型：先把对象模型（cell、net、pin、端口、层次实例）和一次综合后产出的真实网表对照读懂；再动手为一个新的优化 pass 设计来源传播规则，并验证它在删除、合并、分裂三种情形下都不丢历史；最后参与一次跨版本 diff 和一次故障数据回溯，亲眼看到稳定 ID 和完整台账如何在几个月后仍然回答「这到底是什么」。经过这三步，网表就不再是工具吐出的黑箱，而成为你可以信任、可以审计、可以对签核负责的工程对象。系列后续各篇对 Gate 域数据的一切操作，都建立在这份信任之上；它看似只是数据结构设计，实则是整条原型验证链条的承重墙。墙砌得扎实，后面的采集、回映、签核才有资格谈精度；墙若偷工，再漂亮的上层分析也是建在流沙上。记住这一点，再去设计下一张网表，你会发现几乎所有重大设计选择都会自动向「可追溯」这一边倾斜。

知识脉络 ​

FPGA 原型验证专题 16：GateID 与 FPGA 逻辑网表数据模型——cell/net/port、ID 分配与网表遍历 示意图（第 2 张）

与系列及现有篇目的衔接 ​

总结 ​

一句话总结：逻辑综合把设计从 RTL 域带入 Gate（网表）域——FPGA 运行时只有物理单元和网线，采集数据天然只认识 GateID 而不知 RTL 层次，这是整套回映机制存在的根本原因；逻辑网表由 cell/pin/net/port/constant 五类对象构成，总线是带位选择的 net 逻辑视图、黑盒（BRAM 替身、TDM wrapper、trace IP）只占端口关系；GateID 同时发给 cell 和 net，采用「构建段+片号+类型+局部序号」的分段编码实现跨片全局唯一，按词法层次序确定性发号、删号留洞不复用，probe 点还挂 trace 槽位；RTL 信号到 gate net 存在 1:1、扇出复制 1:N、等价合并 N:1、向量展开、常量折叠消失、retiming 重写和进入黑盒等多种基数关系，全部在发号时以带来源类型的边记录进 info_table，被优化消失的信号永远无法回映所以重要观测点必须提前 keep；Compiler 网表为层次锚点 cell 保留边界、给打平 cell 挂最近保留祖先标签，兼顾 Vivado 物理优化与按模块回映聚合；GateID 与 RTL ID 生命周期不同——它绑网表版本而非 RTL，增量综合靠子树指纹和预留号段复用，表只存服务器不进比特流，采集文件头必须带构建 ID；网表查询原语（driver/loads、逻辑锥、owner_rtl、跨片边、probe 反查、子树活动聚合）支撑回映与插桩校验；Vivado pack 后 cell→LUT/FF 物理位点的二次映射记录在 DCP/.ltx 中，与 GateID 泾渭分明——GateID 是跨厂商可移植的逻辑身份，物理位点只是某次编译的偶然，重跑 P&R 位点全变而 GateID 不变，采集回映的稳定性正来自这层解耦。