封装基板 中介层：从凸点到焊球，die 到 PCB 的互连层级拆解
更新时间：2026-09-25。封装入门给了我们一张封装家族的地图，引线键合、倒装焊与晶圆级封装讲了 die 怎样被「接上」载体。这一篇往下钻一层，专门拆解高性能倒装芯片里那条完整的垂直通路：信号从硅 die 出发，先踩上焊料凸点，进入有机基板（或硅中介层），再从基板底部的 BGA 焊球落到 PCB。基板里的树脂、积层、通孔，中介层里的 TSV 与精细布线，都是这一篇的主角。多 die 拼接的终极形态可继续读 Chiplet、UCIe 与 2.5D 互连，而 RDL 的独立工艺路线见扇出型晶圆级封装。
本文要回答的问题
- 一颗倒装焊芯片从 die 到 PCB，信号在垂直方向上依次经过哪些结构？凸点、基板、焊球各管什么？
- 有机基板为什么是「芯板 + 积层」的结构？BT 树脂和 ABF 积层膜分别用在哪？机械通孔和激光盲孔差多少？
- 焊料凸点用什么合金？C4 凸点和微凸点（microbump）的节距各是什么量级？
- 既然已经有了便宜的有机基板，为什么高端产品还要换回昂贵的硅中介层？TSV 到底好在哪？
- 再分布层 RDL 是干什么的？基板、中介层、RDL 三种载体各自适用什么场景？
一、先看全图：die 到 PCB 的五级互连
抛开封装外壳的塑料与顶盖，单看电气通路，一颗高性能倒装焊 BGA 器件从内到外是五级结构：
这条通路做的核心事情是两级扇出。die 上的焊盘节距最小只有几十微米甚至十几微米，没有任何 PCB 工艺能直接承接；凸点把 die 连到基板，基板内部用多层布线把密集的触点重新排布、间距放大，底部再以节距 0.4~1.0mm 的焊球阵列交给主板。与此同时，基板还给电源提供低阻平面、给高速信号提供阻抗受控的走线，并承担散热通路——这与封装信号完整性讲的寄生参数直接相关。
记住两个方向的工艺反差：越靠近 die，结构越细、材料越精、成本越高；越靠近 PCB，节距越宽、工艺越粗、越像普通电路板。 基板、中介层、RDL 的所有技术取舍，本质上都是在这两级扇出之间选择「用什么材料、用多细的线」。
二、有机基板：芯板加积层的微型多层 PCB
倒装焊 BGA 用的有机基板（organic substrate），结构上就是一块被推到极致的多层电路板，分两部分：
- 芯板（core）：一张刚性的双面覆铜板，提供机械支撑和厚度。基板芯板常用 BT 树脂（Bismaleimide-Triazine，双马来酰亚胺-三嗪树脂）基的覆铜板——BT 的玻璃化温度高、耐热、吸湿低，是 PBGA 和大量中端封装的标准芯板材料。
- 积层（build-up layer）：在芯板上下两面逐层叠加的高密度布线层，每层只有十几到几十微米厚。高端倒装芯片的积层介质用 ABF（Ajinomoto Build-up Film，味之素积层膜）——一种热固性绝缘薄膜，真空压合后用激光打孔、化学镀铜加电镀填孔、蚀刻出线，再 CMP 或表面处理，如此重复。ABF 层间孔小、布线密度远高于传统芯板工艺，这也是「ABF 载板」一词的由来。
top: "顶层焊球侧（接 die 凸点）\n阻焊开窗 + 植球焊盘"
bu1: "上部 ABF 积层 ×2~4\n激光盲孔（微孔）层间对接"
core: "BT 芯板\n机械钻通孔贯穿，孔径 0.1~0.3mm"
bu2: "下部 ABF 积层 ×2~4\n激光盲孔，微孔填铜"
bot: "底层 BGA 焊球侧（接 PCB）\n焊盘节距 0.4~1.0mm"
top -> bu1
bu1 -> core
core -> bu2
bu2 -> bot
bu1.style: {fill: "#FEF3E2"; stroke: "#E08A1E"}
bu2.style: {fill: "#FEF3E2"; stroke: "#E08A1E"}
core.style: {fill: "#E9F8F0"; stroke: "#2E9E6B"}孔分两类，正对应两种工艺能力：芯板上的**机械钻孔通孔（through-hole via）用微型钻头贯穿，量产孔径约 0.1~0.3mm；积层里的激光盲孔（laser via / IVH，层间互连孔）**用 CO₂ 或 UV 激光逐点烧出，只连接相邻两层，量产孔径约 30~60μm，精细产品可到 20μm 量级。盲孔还能做成叠孔（stacked via）或错孔（staggered via），前者垂直对接、电气最短，是高端载板的标志工艺。
补一个积层造线的细节，有助于理解它为什么慢、为什么贵。ABF 压合并开出微孔后，孔壁是绝缘的树脂，必须先经过去钻污（desmear）和化学镀铜（无电解铜）在孔壁与表面长出一层极薄的导电铜种子层，再用电镀把铜加厚到设计厚度，随后蚀刻去掉多余铜箔形成线路——所以每加一个积层层，实际要重复「压膜、激光打孔、化学镀、电镀、蚀刻、表面处理」一整套循环，十几个层数就是十几轮。积层工艺还要正面回答一个几何难题：芯板和积层的热膨胀系数不同，die 焊上之后硅、铜、树脂三者收缩率又各异，基板在回流高温下会翘曲（warpage），翘曲过大凸点就会共面性不良、虚焊开路。因此载板厂要靠芯板厚度、铜分布对称设计、固化曲线来压住翘曲，die 越薄、基板越大，这个问题越尖锐。
层数和线宽是衡量基板档次的两个数字。普通消费级 BGA 基板 4~8 层，高端 FC-BGA（CPU、GPU、AI 加速器）普遍 10~16 层，顶级产品超过 20 层。线宽线距（line/space，L/S）则一路演进：2010 年代主流约 30/30μm，2020 年前后高端量产推进到 15/15μm，2023 年以来头部载板厂开始导入更细的规格，并向亚 10μm 发起冲击。但要注意参照系：即便 15μm 的线宽，也比芯片内部 BEOL 金属线粗了几十倍——基板再精细，仍然是「板」级工艺，这为后面中介层的登场埋下伏笔。
三、焊料凸点：C4 凸点、铜柱与微凸点
die 与基板之间的连接点是焊料凸点（solder bump）。倒装焊的经典工艺叫 C4（Controlled Collapse Chip Connection，可控塌陷芯片连接）：先在晶圆焊盘上做好 UBM（Under Bump Metallurgy，凸点下金属层，兼作黏附、阻挡和润湿层），植上焊料球，再把 die 翻面对准基板焊盘，回流焊时焊料熔化塌陷，表面张力自动把 die「拉」回对中位置，这也是 collapse 一词的含义。回流后底部填充环氧 underfill，把 die 和基板之间的热膨胀失配应力分摊开。
焊料合金方面，含铅锡膏被环保法规淘汰后，主流是无铅 SAC 合金——SnAgCu（锡-银-铜，常见牌号 SAC305：锡 96.5%、银 3.0%、铜 0.5%），熔点约 217℃，die 侧凸点有时为了耐二次回流而采用高银或高温成分。
节距随应用分档，这是一组要记牢的数字：
| 凸点类型 | 典型节距 | 结构 | 连接对象 |
|---|---|---|---|
| C4 焊料凸点 | 150~250μm（细至 130μm） | 焊料球 + UBM | die 直连有机基板 |
| 铜柱凸点 Cu pillar | 40~150μm | 铜柱 + 焊料帽，可做细间距 | die 连基板 / 中介层 |
| 微凸点 microbump | 30~50μm（最细约 25μm） | 微小焊料帽，两侧 UBM | die 连硅中介层或堆叠 die |
还要区分「植球」与「焊球」两种焊料的分工：die 侧凸点在晶圆上批量制作，基板底部的 BGA 焊球则在封装测试合格后才植上，SAC305 在这两侧都常见。凸点阵列并不是全部走信号——通常一半以上是电源和地焊盘，它们就近排布、在基板里连成完整的铜平面，把供电阻抗压到最低，这是 PI 设计的物理基础。
节距为什么不能无限缩小？焊料熔化后会横向鼓出，节距太密相邻凸点会桥接短路。铜柱把焊点主体换成不熔化的铜柱、只在顶端留薄薄一层焊料帽，侧面近乎垂直，因此能做到更细节距；微凸点则进一步缩小焊料量，是 2.5D/3D 封装里 die 与中介层之间的标准接口，其密度要求在 Chiplet 与 UCIe 里被推到极致。
可靠性上凸点有两个绕不开的敌人。一是电迁移（electromigration）：大电流长期流过微小焊点时，金属原子被电子流推着迁移，凸点内部会逐渐形成空洞和颈缩，电流密度越高失效越快——节距缩小、单球承载电流却未必下降，促使高功率通路改用铜柱并加粗电源凸点。二是热循环疲劳：硅的热膨胀系数约 2.6ppm/℃，有机基板在十几 ppm/℃ 量级，整机开关机一次，焊点就被来回剪切一次，焊料内部累积位错、萌生裂纹。underfill 把应力从焊点扩散到整个 die 底面，可把热循环寿命提高一个数量级；焊点合金也会掺入微量镍、铋等元素细化晶粒、抗蠕变。这些失效机理正是凸点节距不能只按「能不能贴」来定、还要按电流与温循预算联合设计的原因。
四、硅中介层与 TSV：为什么要换回昂贵的硅
基板把扇出做得不错，但有一类需求它满足不了：把多颗 die 紧挨在一起、用超高密度的线互相连起来。光罩极限（reticle limit）决定了单颗 die 面积上限约 858mm²，想造更大的逻辑系统，只能把多颗 die 并排拼在同一载体上——这就是 2.5D 封装。die 之间若走有机基板，15μm 级线宽既布不下成千上万根互连线，长度也带来难以接受的 RC 延迟和功耗。
解法是硅中介层（silicon interposer）：在 die 和有机基板之间插入一片无源硅片，die 通过微凸点装在它上面。硅中介层的好处全在「硅」这个字上：
- 精细布线：中介层表面能用晶圆厂的标准 BEOL 工艺做 2~4 层甚至更多层铜布线，线宽 0.5~1μm 量级，比最先进的有机基板还细十几倍，多 die 之间轻松布出数万根互连线；
- TSV 短互连：信号要从中介层表面下到基板，靠 TSV（Through-Silicon Via，硅通孔）——在硅片上刻出深孔、衬绝缘层、填铜形成的垂直铜柱。逻辑中介层上的 TSV 直径约 5~10μm、深度几十微米，节距约 40~50μm。相比绕道基板边缘或走长走线，TSV 是近乎垂直的最短路径，寄生电感只有传统凸点通路的几分之一；
- 热膨胀匹配：硅 die 坐在硅中介层上，热膨胀系数一致，温度循环时焊点应力远小于硅-树脂结构。
顺带厘清一个容易混淆的说法：TSV 不只存在于中介层里。3D 堆叠的 DRAM（HBM 内部各层 die 之间）、堆叠的逻辑 die，同样靠 TSV 贯穿硅片做垂直连接，区别只是孔径、深宽比和密度按用途设计。另外，业界说的 2.5D 集成方案（如台积电 CoWoS 一类）泛指「die 坐在带 TSV 的中介层上、中介层再装基板」的整段结构；而不使用整片硅中介层、改用局部硅桥嵌进基板（如 EMIB 一类）或纯 RDL 扇出的方案，正是为了避开整片大硅片的成本。
典型应用就是高性能 GPU、AI 加速器与 **HBM（高带宽存储器）**的组合：GPU die 和多组 HBM 堆栈并排放在同一片中介层上，彼此以微凸点接入、在亚微米布线层里短距互连，再经 TSV 下到有机基板。代价同样直白：硅中介层要占晶圆厂产能、面积越大良率越低，一片大尺寸中介层的成本可能超过上面某些 die——所以业界同时在研究用更便宜的工艺达到相近密度，RDL 路线正是其中之一。
五、再分布层 RDL：在晶圆表面重新走线
**RDL（Re-Distribution Layer，再分布层）**是比中介层更轻的办法：直接在晶圆（或重构晶圆）表面的介质层里布一层或多层铜走线，把 die 原本位置固定的 I/O 焊盘「搬」到任意位置的凸点焊盘上。工艺顺序是先在晶圆上旋涂或压合聚酰亚胺/PBO 类有机介质，再光刻出线槽、电镀铜、重复叠加。
RDL 最早服务于晶圆级芯片尺寸封装（fan-in WLCSP）：焊盘只能落在 die 面积之内，线宽线距约 10~15μm。真正让它进入「先进封装」话题的是**扇出型（fan-out）**工艺——把 die 放进重构的塑封晶圆里，RDL 走线可以延伸到 die 轮廓之外，等于用薄膜布线完成了一部分过去只有基板/中介层能做的扇出与互连，先进扇出工艺的 L/S 已推进到 2/2μm 乃至更细，可在多 die 之间直接高密度连线而无需硅中介层与 TSV。它的独立技术路线详见扇出型晶圆级封装。
RDL 与前两者的本质差别在于「制造发生在哪」：基板是独立板材、先做好再接收 die；硅中介层是一片晶圆、用前道与 BEOL 设备加工；而 RDL 直接长在 die（或包着 die 的重构晶圆）表面，不需要额外的载体板材，因而最薄、互连起点最高、损耗最小。代价是 RDL 的层数和布通率受限——层数越多良率越低，超大规模电源平面也难以在薄膜层里实现，所以高密度 RDL 往往仍要落在一块有机基板上完成最终扇出与供电。
六、三种载体怎么选，以及 ABF 短缺的产业风浪
基板、中介层、RDL 不是替代关系，而是密度与成本光谱上的三个点：
| 载体 | 典型线宽线距 | 垂直互连 | 成本 | 适用场景 |
|---|---|---|---|---|
| 有机基板（BT/ABF） | 15/15μm（先进），主流更粗 | 机械通孔 + 激光盲孔 | 低~中 | 单 die 主流倒装芯片、CPU/GPU 基座、所有 BGA 的承托 |
| 硅中介层 + TSV | 0.5~1μm | TSV（直径 5~10μm） | 高 | 多 die 2.5D 拼接、HBM 高带宽互连、顶级 AI/GPU |
| RDL 再分布层 | fan-in 10~15μm；先进 fan-out 2/2μm | 层间微孔，无 TSV | 低~中 | WLCSP 扇入、扇出型封装、多 die 低成本高密度互连 |
选择逻辑：单 die 或互连线数量在基板能力内，老老实实用有机基板；多 die 且互连线密度超过板级工艺极限，上硅中介层+TSV；希望绕开硅中介层成本、又要细于基板的布线，用先进 RDL/fan-out。 实际产品里三者常常叠加——前文的 2.5D 器件就是「RDL（die 上）+ 微凸点 + 硅中介层 TSV + C4 凸点 + ABF 基板 + BGA 焊球」六层并举。
理解了这个结构，再看产业事件就不觉得遥远。2020 到 2022 年间，居家办公与数据中心扩张同时引爆 PC、服务器、游戏机需求，而高端倒装芯片几乎全都要用 ABF 积层膜与对应的 ABF 载板；ABF 膜本身由少数材料厂商高度集中供应，载板扩产又要提前数年投入，于是全行业出现持续的 ABF 载板短缺，交期拉长、价格上涨，甚至成为 CPU、GPU 出货的瓶颈，IC 设计公司提前锁产能、基板厂大规模扩产。短缺随后随产能释放逐步缓解，但它清楚地说明了一件事：先进封装的产能瓶颈不在晶圆厂一处，载板材料、积层产能同样卡得住整条供应链。 线宽线距向亚 10μm 演进、大尺寸高层数 FC-BGA 扩产，也正是这轮风浪之后载板产业最确定的技术方向。
再从成本结构看一眼就更容易理解这些方案为何并存：有机基板按面板（panel）加工，一片大板上同时产出几十上百颗，单颗摊销成本低；硅中介层按晶圆加工，晶圆尺寸固定、中介层越大每片切出的颗数越少，良率还随面积下降，成本几乎按面积线性上涨；RDL 按晶圆或重构圆片加工，省去整片硅和独立板材，处在两者之间。所以产业路线呈现清晰的两头挤压：板级工艺拼命把 L/S 做细（mSAP、半加成法的改良），晶圆级 RDL 拼命降低成本（更大的重构圆片、更多层数），而硅中介层退守密度要求最高的 HBM 互连顶端。谁也没有消灭谁，而是在 die 与 PCB 这不到几毫米的垂直距离里各占一段。
这一篇在知识体系里的位置
- 想补封装的基础概念与 QFN/BGA/WLCSP 家族 → 封装入门；
- 想看 die 与载体的连接工艺全景（引线键合、倒装焊、晶圆级封装）→ 引线键合、倒装焊与 WLP；
- 想看微凸点与中介层在多 die 系统里的终极形态 → Chiplet、UCIe 与 2.5D 互连；
- 想看 RDL 独立撑起封装的工艺路线 → 扇出型晶圆级封装；
- 想从电气角度理解凸点与基板走线的寄生效应 → 封装与信号完整性。
总结
die 到 PCB 是一条「两级扇出」的垂直通路：die 经 SAC305 焊料的 C4 凸点或 30~50μm 节距的微凸点进入载体；有机基板以 BT 芯板加 ABF 积层、机械通孔与激光盲孔完成主流扇出（10~16 层、线宽线距向 15μm 以下演进），再经 0.4~1.0mm 节距的 BGA 焊球上板；多 die 高带宽互连则用亚微米布线加 TSV 的硅中介层，RDL 以薄膜走线提供更轻更省的第三选择——基板、中介层、RDL 按密度与成本分工，而 ABF 载板短缺证明封装材料与基板产能本身就是供应链的关键瓶颈。