Vivado 推断锁存器告警（Synth 8-327）：case 不完整如何综合出 LDCE 锁存器
更新时间：2026-11-10。本篇属于 EDA 报错排查线，聚焦组合逻辑
always @(*)块中case分支不完整这一特定诱因。锁存器告警的通用速查（if 缺 else 角度）见 Vivado [Synth 8-327] 推断锁存器排查，同属「只警告、不中断」却会改变电路结构的综合警告簇，相邻的位选越界案例见 WARNING: [Synth 8-324] index out of range 排查。
首屏答案：WARNING: [Synth 8-327] inferring latch for variable 'y_reg' 的意思是——综合器发现一个本该是纯组合逻辑的 always 块里，存在让输出变量 y 得不到赋值的输入组合，为了让 y 在这些情况下保持原值，只能给你综合出一个电平敏感锁存器。本例的触发点是 case(sel) 只写了 2'b00 和 2'b01 两个分支、没有 default，当 sel 取 2'b10 或 2'b11 时 y 没有任何赋值。Vivado 先在第 10 行给出 INFO [Synth 8-155]「case statement is not full and has no default」，再在第 11 行给出 8-327 警告，综合照常成功、exit 为 0，但网表里实打实多出一个 LD 单元（后转换为 LDCE），资源报告里 Register as Latch 为 1。修法是补一条 default: y = 1'b0;，让每条路径都给 y 赋值，复验时锁存器计数归零、Slice Registers 同步清零。
本文要回答的问题
case只漏写两个分支，语法完全合法，为什么综合器非要塞进一个锁存器？- 日志里 Synth 8-155 和 Synth 8-327 两条消息一前一后，它们各自在陈述什么事实？
- 警告里的行号指向
case行和第一条分支行，排查时应该先打开哪一行？ - 补
default和在 always 块开头给默认赋值，两种修法有什么差别？ - 综合成功不代表电路正确，复验时在 report_utilization 里盯哪三个数字才能确认锁存器真的消失？
先用同一份二选一多路器代码跑两次综合，把修复前后的真实结果并排放在一起，本篇后面的章节就是解释这张对照表里每个数字是怎么来的：
读这张对照表先抓住一条线索关系：8-327 只是综合器对代码行为的最终宣判，真正可动手的线索是它前面那条 INFO 级别的 8-155。很多人只按 WARNING 过滤日志，把 INFO 全部略过，结果在 always 块里翻半天找不到锁存器从何而来；实际上 8-155 已经把「case 不满且无 default」这句话直接写明了。
一、现象：综合成功，网表里却多了一个存储单元
最小复现是一个二选一多路器的意图。latch_case_bad.v 用组合 always 块加 case 实现选择器，sel 是 2 位信号，按理有 4 个取值，但 case 里只写了两个分支：
// latch_case_bad.v
module latch_case_bad (
input wire [1:0] sel,
input wire a,
input wire b,
output reg y
);
always @(*) begin
case (sel)
2'b00: y = a;
2'b01: y = b;
endcase
end
endmodule用 vivado.bat -mode batch -source v8_err.tcl 跑综合，Tcl 脚本只有三行：read_verilog 读源码、synth_design 指定顶层与器件、report_utilization 留资源报告。综合全程不中断，日志里却按时间顺序留下两条关键消息：
读这段输出抓三个要点。第一，8-638 和 8-256 包裹着模块的综合过程，说明语法解析与细化完全通过——case 漏分支在 Verilog 语言层面合法，仿真器和综合器都没有理由拒绝它。第二，第 24 行的 8-155 是 INFO 级别，位置钉在 latch_case_bad.v:10，正是 case (sel) 那一行，消息直说这个 case 既不满（not full）也没有 default。第三，第 40 行的 8-327 升到 WARNING，位置落在 :11 即第一条分支 2'b00: y = a;，宣布变量 y_reg 被推断为锁存器。两条消息的行号差一行，对应「case 结构有缺陷」和「缺陷作用在输出 y 上」两个层次。
日志继续往下，网表转换阶段还有一句容易被忽略的记录：LD => LDCE (inverted pins: G): 1 instances。LD 是综合网表里的锁存器原语，实现阶段被改写成 7 系列器件真实存在的 LDCE 单元——带使能端的 D 锁存器。最终 Cell Usage 表共 9 个单元：BUFG 1、LUT1 1、LUT3 1、LD 1、IBUF 4、OBUF 1。你本意写的是一个纯组合多路器，网表里却出现了存储元件和全局缓冲，总结行还体面地写着 0 errors, 0 critical warnings and 1 warnings。
二、机理：漏一条赋值路径为什么必然生成锁存器
要理解 8-327，先记住组合 always 块的一条硬规则：块中被赋值的每个变量，在任何输入组合下都必须被赋值。这不是 Vivado 的额外要求，而是组合逻辑的物理本性决定的——组合电路的输出只由当前输入决定，没有「记住上一次值」的能力。always @(*) 的敏感列表包含块内所有右值输入，意味着任何输入变化都会重新执行块；如果某次执行走完所有分支都没给 y 赋值，硬件上 y 又不能悬空，唯一自洽的解释就是「保持原值」，而能保持原值的电路只能是存储元件。
把本例的四个 sel 取值逐一展开，锁存器的来源就一目了然：
| sel 取值 | case 是否命中 | y 的行为 | 硬件含义 |
|---|---|---|---|
| 2'b00 | 命中第一分支 | y = a | 正常组合通路 |
| 2'b01 | 命中第二分支 | y = b | 正常组合通路 |
| 2'b10 | 无分支、无 default | 保持原值 | 需要电平锁存器 |
| 2'b11 | 无分支、无 default | 保持原值 | 复用同一个锁存器 |
综合器的推理链条与日志消息严格对应：先在解析 case 时发现四个取值只覆盖两个、且没有 default 兜底，发出 8-155 记录这个事实；接着在 RTL 优化阶段分析 y 的赋值条件，确认存在两条无赋值路径，于是把 y 实现为带使能的锁存器——sel 命中 00/01 时锁存器透明、跟随 a 或 b，sel 为 10/11 时锁存器关断、保持最后一次采样值，8-327 就此产生。RTL 组件统计里 2 Input 1 Bit Muxes := 4 也从侧面印证了结构：四个二选一多路器加上一个锁存节点，比一个干净选择器复杂得多。
锁存器本身不是错误，工艺库里确实有 LDCE 这类单元，手写门控时钟的低功耗设计还会刻意例化它。问题在于意图与实现不符：你以为写的是组合逻辑，仿真波形里 sel=10 时 y 呈现的是历史值残留，行为依赖仿真初态和输入变化顺序；上板后 LDCE 的电平敏感特性还会带来时序分析困难——锁存器借用时钟低电平窗口传值，工具的建立保持检查与普通触发器不同，偶发的毛刺和亚稳态极难复现。仿真与综合语义分叉的系统性讨论见 仿真通过但上板失败的常见原因。
同样的机理还有一个更常见的入口：if 语句缺 else 分支。if/else 与 case 只是两种写法，只要留下「变量在某条件下不被赋值」的路径，综合器的推断完全相同。if 角度的完整速查见 Vivado [Synth 8-327] 推断锁存器排查，本篇不重复其内容，只在修复一节对比两类修法的适用场景。
三、定位：从两条消息的行号追到缺陷结构
拿到一份带 8-327 的综合日志，标准定位动作是一条单向收敛链：先让 WARNING 报出的变量名带路，再用前序的 8-155 确认缺陷类型，最后回到 always 块逐条路径核对赋值覆盖。下图颜色按角色区分：红是根因入口，蓝是排查动作，橙是修复动作，绿是复验闭环，紫是防复发沉淀。
读这张图抓住一个关键判断点：check_path 这一步不要凭眼睛扫分支，要按控制变量的位宽机械枚举。sel 是 2 位就有 4 个取值，3 位就是 8 个，把每个取值是否命中分支、命中后给哪些变量赋了值列成表，漏网的取值会自己跳出来。手写枚举还有一个隐蔽陷阱要顺带检查：控制表达式与分支常量位宽不一致时会发生隐式截断，肉眼看着「写全了」的分支可能仍然不满；只要 8-155 出现，就说明覆盖核对一定有问题。
批处理日志可以直接用 grep -E "Synth 8-(155|327)" vivado.log 把线索和宣判成对捞出来。如果工程较大、模块嵌套多层，grep 结果会按模块成组出现，顺着 8-327 消息里的变量名（本例是 y_reg，对应源码里的 y）回溯即可，变量名与源码 reg 型输出的对应关系是「原名加 _reg 后缀」。开源工具链在提交前就能拦住同类问题：Yosys 综合时会报 Process ... contains sync logic but no clock 或推断 $dlatch，对应排查见 Yosys 推断 dlatch 告警排查；Verilator 的 LATCH 规则对组合块隐式锁存器直接给 lint 警告，见 Verilator 锁存器警告排查。
四、修复：补 default 与块首默认赋值
本例设计意图明确：sel 只在 00/01 时选择 a、b，其余取值输出 0 即可。latch_case_fixed.v 在 case 末尾补一条 default 分支，让四个取值下 y 都有确定赋值：
// latch_case_fixed.v
module latch_case_fixed (
input wire [1:0] sel,
input wire a,
input wire b,
output reg y
);
always @(*) begin
case (sel)
2'b00: y = a;
2'b01: y = b;
default: y = 1'b0;
endcase
end
endmoduledefault 分支的语义是「所有未显式列出的取值统一走这里」，一条分支同时收编 2'b10 和 2'b11，未来 sel 即便拓宽到 3 位，新增取值也有兜底，不会重新长出锁存器。default 里写什么值由设计意图决定：多路器场景通常写 0；如果希望未选中时输出保持某个安全电平，就写那个安全值；唯独不能为了消警告而随手写一个与功能无关的值，警告消失之日可能就是 bug 引入之时。
另一种等价修法是在 always 块开头先给输出赋默认值，再进入 case：
always @(*) begin
y = 1'b0; // 块首默认赋值，先保证每条路径都有驱动
case (sel)
2'b00: y = a;
2'b01: y = b;
endcase
end两种写法综合结果一致，选择标准看块内变量数量：只有一两个输出时补 default 最直观；一个 always 块驱动五六个变量、分支又复杂时，块首统一赋默认值更稳妥——不用记住每个变量在每个分支里是否都被照顾到，默认值先行、分支按需覆盖，从结构上消灭漏赋值的可能。if/else 链场景同理，与其补一棵很深的 else 树，不如块首默认赋值加顶层 if 覆盖。要注意默认赋值只适用于组合块；时序 always 块（posedge clk）里寄存器本来就该在无效条件下保持原值，手滑加默认赋值反而会破坏寄存器语义。
五、验证：利用率表里锁存器从 1 归零
修好后用 v8_fix.tcl 重跑同一流程，脚本内容与报错版完全一致，只是换读 latch_case_fixed.v。这次日志总结行变为 0 errors, 0 critical warnings and 0 warnings，8-155 和 8-327 双双消失，Unisim 转换记录为「No Unisim elements were transformed」——没有 LDCE 生成，自然没有转换动作。
这段输出有三个验证锚点。第一，总结行警告数从 1 变为 0，INFO 总数从 12 降为 11，差额正是那条 8-155——线索和宣判同时撤除。第二，Cell Usage 从 9 个单元收缩为 6 个：LUT4 1、IBUF 4、OBUF 1，LD 和 BUFG 都不再出现，整个电路只剩一个查找表加输入输出缓冲，与「纯组合多路器」的意图完全吻合。第三，report_utilization 的 Slice Logic 表里三个寄存器相关计数全部清零。资源报告的读法基础见 Vivado 资源利用率报告怎么看。
修复前后的资源差异整理成下表，所有数字均来自本次两次综合的真机日志，器件同为 xc7a35tcpg236-1：
| 核对项 | 问题版 latch_case_bad | 修复版 latch_case_fixed |
|---|---|---|
| Synth 8-155（case 不完整） | 1 条，指向第 10 行 | 0 条 |
| Synth 8-327（推断锁存器） | 1 条，指向第 11 行 | 0 条 |
| 警告总数 | 1 | 0 |
| Slice Registers | 1 | 0 |
| Register as Flip Flop | 0 | 0 |
| Register as Latch | 1 | 0 |
| Cell Usage | BUFG 1、LUT1 1、LUT3 1、LD 1、IBUF 4、OBUF 1 | LUT4 1、IBUF 4、OBUF 1 |
| Unisim 转换 | LD 转 LDCE 1 个 | 无转换 |
| Slice LUTs | 1 | 1 |
表里最有说服力的是 Register as Latch 从 1 到 0 的变化：它把「锁存器消失」这件抽象的事变成了资源报告里可机检的数字，而不是靠人眼在网表原理图里找 LDCE 单元。另有一个反直觉但正确的细节——两版 Slice LUTs 都是 1，修掉锁存器并没有减少 LUT 占用，因为选择逻辑本身仍需要一个查找表实现，消失的只是那个本不该存在的存储元件及其配套缓冲。复验纪律因此很明确：不能只看警告数，要同时核对 Cell Usage 里无 LD/LDCE、utilization 里 Register as Latch 为 0，两处数字互相印证才算闭环。
六、预防清单
- 组合块先赋默认值：每个
always @(*)开头统一给所有输出 reg 赋安全默认值，分支只做覆盖，从结构上保证任何输入组合下变量都有驱动，case 和 if 两种写法通吃。 - case 必配 default：哪怕确信分支已列全，也显式写 default 兜底，既防当前漏网，也防后续信号拓宽时新增取值无人承接。
- 按位宽机械枚举分支：核对覆盖时按控制信号位宽列出全部取值，不凭直觉判断「应该全了」，位宽不一致的隐式截断尤其要警惕。
- WARNING 与 INFO 一起看：只过滤 WARNING 会丢掉 8-155 这类直接点明根因的 INFO，日志排查固定带上
Synth 8-(155|327)成对检索。 - lint 前置到提交前：用 Verilator 的 LATCH 规则和 Yosys 的综合告警在进 Vivado 之前先拦一道，开源工具与商业工具口径交叉验证，漏网概率最低。
- 复验盯资源数字：把 report_utilization 中 Register as Latch 纳入固定核对项，批处理脚本可直接 grep 该行，非零即判失败，不靠人眼翻报告。
实验环境
- 机器/系统：Windows（64 位）节点
- 工具版本：Vivado v2017.4（SW Build 2086221，synth_design 批处理模式）
- 器件：xc7a35tcpg236-1
- 日期：2026-11-10
- 完整命令：
vivado.bat -mode batch -source v8_err.tcl（问题版复现，Tcl 内容为read_verilog latch_case_bad.v+synth_design -top latch_case_bad -part xc7a35tcpg236-1+report_utilization）；vivado.bat -mode batch -source v8_fix.tcl（修复版复验，换读 latch_case_fixed.v，其余流程相同）
代码获取：完整复现工程（latch_case_bad.v / latch_case_fixed.v / 两份综合 Tcl / README，以及两份实测综合日志）在公开仓 https://github.com/derekzhuo/geek-doc.cn/tree/main/experiments/ts-vivado-synth-8-327-case-latch，装好 Vivado 2017.4（或任意含 synth_design 的版本）后按 README 依次跑两组批处理命令，即可复现 8-155 到 8-327 的告警链路与修复后锁存器计数归零的资源报告。
这一篇在知识体系里的位置
本篇是 EDA 报错排查线中 Vivado 综合警告簇的一员，从真机综合日志出发讲「case 不完整 → 隐式保持语义 → 推断锁存器」的结构偏离链。同告警码的通用速查（if 缺 else 角度与锁存器时序风险）见 Vivado [Synth 8-327] 推断锁存器排查；同属「只警告、不中断」却静默改电路的相邻案例见 WARNING: [Synth 8-324] index out of range 排查；开源工具侧的两道前置防线见 Yosys 推断 dlatch 告警排查 与 Verilator 锁存器警告排查；资源报告读法见 Vivado 资源利用率报告怎么看，仿真与综合语义分叉的系统性讨论见 仿真通过但上板失败的常见原因。
总结
WARNING: [Synth 8-327] inferring latch 在组合 always 块里最常见的诱因就是 case 分支不完整且没有 default：实测在 Vivado 2017.4 下，2 位 sel 只覆盖 00/01 两个取值时，综合器先在 case 行报 INFO [Synth 8-155]「not full and has no default」，再在分支行报 8-327 宣布 y_reg 被推断为锁存器，综合照常成功，但网表多出 LD 单元并在实现时转为 LDCE，资源报告显示 Slice Registers 为 1、Register as Latch 为 1、Flip Flop 为 0；修复按意图补 default: y = 1'b0 或在块首给默认赋值，让每条输入路径都驱动输出，复验时 8-155 与 8-327 同时消失、Cell Usage 收缩为 LUT4 加 IO 缓冲、Register as Latch 归零，排查上要 INFO 与 WARNING 成对看、复验上以资源数字而非 exit code 为准，并把 Verilator LATCH 与 Yosys dlatch 告警前置到提交环节。