LVDS 低压差分信号：为什么高速接口都走差分对
LVDS 低压差分信号（Low Voltage Differential Signaling，TIA/EIA-644 标准）是今天高速板级互连最常见的物理层之一：显示屏的 MIPI/LVDS 通道、FPGA 的高速 IO、摄像头并口、背板 SerDes 起步通道，底下都是它。理解 LVDS 的关键不是记住「两根线传一路信号」这个形式，而是理解它把信号从「电压驱动」改成了「电流驱动 + 终端恢复电压」，再由接收端做相减。本篇是芯片接口入门文，从单端信号的困境讲到差分对的电流回路与共模抑制，再落到摆幅、速率和 PCB 走线。IO 单元在芯片里的整体位置可先读芯片的 IO 与焊盘：信号怎样离开裸片，封装与板级的信号完整性问题则延伸到封装与 SI/PI：信号完整性与电源完整性。
本文要回答的问题
- 单端 CMOS 信号一根线就能传，为什么速率一上去就必须换成两根线的差分对？
- LVDS 为什么用 3.5mA 恒流源驱动，100Ω 终端电阻上发生了什么？
- 外部噪声同时耦合到两根线上，为什么接收端能把它「减掉」而不损伤有用信号？
- 约 350mV 的摆幅比 CMOS 的 3.3V 小一个数量级，凭什么反而传得更快、更远？
- PCB 上的差分对为什么要求等长、紧耦合、贴近参考平面，终端电阻放错位置会怎样？
一、单端信号的困境：电压摆幅大，反而跑不快
先看最普通的单端 CMOS 输出：驱动器把一根导线拉到电源电压（如 3.3V）表示 1，推到地表示 0，接收端用一个参考地去判断这根线的绝对电压。这套方案在板内低速互连里简单直接，但速率提高后会撞上三堵墙。
第一堵墙是充放电时间。导线不是理想导线，它带着寄生电容，PCB 走线每厘米大约有十几到几十皮法电容，加上接收引脚电容，一根线可能挂着几十甚至上百皮法。从 0 摆到 3.3V 需要的电荷是 C × ΔV；摆幅越大、频率越高，驱动器要在单位时间内灌入或抽出的电流就越大，边沿被 RC 拖慢，功耗也随频率线性上涨。
第二堵墙是地不再「等电位」。单端信号的判断依赖接收端本地地与发送端本地地相等，但大电流开关在电源和地平面上制造出毫伏甚至更大的弹起噪声（ground bounce），发送端认为的「0V」到接收端可能已经偏移了几十毫伏。3.3V 摆幅下这是小事，摆幅压低后就足以翻转判决。
第三堵墙是外来噪声直接叠加在信号上。邻近走线的串扰、电源耦合、空间电磁干扰，都会以电压形式加在那唯一的一根线上，接收端无法区分哪些是信号、哪些是噪声。
这张对比卡要抓住一个核心转变：单端系统传递的是一根线对地的绝对电压，LVDS 传递的是 P、N 两根线之间的电压差。判决不再依赖任何一端的地电位是否干净，这是后面一切优势的起点。低速工业现场总线里的 RS-485 与 Modbus RTU 也采用差分对线抗干扰，思路同源，只是摆幅、速率和应用场景不同。
| 特性 | 单端 CMOS（3.3V LVTTL 量级） | LVDS |
|---|---|---|
| 导线数量 | 1 根信号 + 公共地 | 2 根互补信号（P/N） |
| 判决量 | 对地绝对电压 | 两线电压差 V+ − V− |
| 典型摆幅 | 0 到 3.3V（轨到轨） | 约 350mV 差分，共模约 1.2V |
| 驱动方式 | 电压驱动，推拉式上/下管 | 约 3.5mA 恒流源经开关换向 |
| 终端 | 通常无（靠输入栅电容） | 接收端 100Ω 差分终端 |
| 抗共模噪声 | 无此机制 | 强，接收端只认差值 |
| 典型实用速率 | 板内数十到一两百 Mbps | 数百 Mbps 到 1–3Gbps（视工艺与信道） |
| 典型用途 | 板内低速 GPIO、控制总线 | 显示、摄像头、背板、SerDes 物理层起步 |
二、静态画面：3.5mA 恒流源、H 桥与 100Ω 终端
LVDS 驱动器的内部不是一上一下两只 CMOS 管，而更像一个 H 桥加一个恒流源：四只开关管组成两个交叉支路，桥臂中点分别引出 P、N 两根线，恒流源把约 3.5mA 的电流「顶」进桥里。发送 1 和发送 0 时，开关组合把电流方向对调，电流流过 P 线、接收端的终端电阻、再沿 N 线回来；换一个比特，就换一个方向。
接收端两根线之间跨接一只约 100Ω 的电阻，这是整个信道的差分终端。3.5mA 电流流过它，按欧姆定律产生 3.5mA × 100Ω = 350mV 的压降——这就是 LVDS 那著名的 350mV 差分摆幅的来源。电流方向反转时，P、N 上的电位关系对调，接收端看到 +350mV 或 −350mV。
读这张图抓住一个闭合的电流环：电流从恒流源出发，经 H 桥送上 P 线，穿过接收端的 100Ω 电阻，再沿 N 线回到发送端。信号能量不是以「把导线充到某个电压」的方式送达，而是以「环路电流朝哪个方向流」送达。比特翻转的瞬间，只有电流方向改变，恒流源提供的电流大小几乎不变。
这个结构带来两个直接后果。其一，驱动电平由终端电阻和电流决定，与发送端电源电压没有直接耦合关系，所以 5V 器件和 3.3V 器件通过 LVDS 对话时，共模电平仍能落在标准规定的约 0.2V–2.2V 输入共模范围内（典型偏置约 1.2V），电平兼容性天然比轨到轨信号好。其二，恒流源不做轨到轨的充放电，动态功耗近似为 I × V 这个准静态量（3.3V 下单通道约十几毫瓦量级），不随频率翻倍而翻倍——这是它在高速下仍然省电的根本原因。
需要注意 100Ω 不是「保护电阻」，而是传输线的匹配终端：差分走线设计成约 100Ω 的差分特性阻抗，终端电阻等于信道阻抗，边沿到达终点时被完全吸收，不产生反射。电阻必须放在接收端引脚附近；放在发送端或留一截长线桩，阻抗失配会把信号反射回来，在高速沿上造成振铃和误码。
三、共模噪声为什么能被减掉
差分对最迷人的特性是抗共模噪声，原理其实只是一道减法。设两根线上的电压分别为 V+ 和 V−，可以分解为两个正交分量：差分分量（信号）Vdiff = V+ − V−，约 ±350mV；共模分量（共同偏置与噪声）Vcm = (V+ + V−) / 2，约 1.2V。
LVDS 发送端让 P、N 做大小相等、方向相反的摆动：P 抬高 175mV 时 N 压低 175mV，二者差值变化 350mV，平均值始终钉在约 1.2V 共模电平上。
两根线在 PCB 上紧密并排、长度一致、贴着同一个完整参考平面走线时，外界干扰对它们的耦合几乎相同：邻近信号线的串扰同时刻、同幅度地叠到两根线上，空间电磁场在两线上感应出同向电压，电源平面的波动把共模偏置整体抬上抬下。这些噪声表现为同一个 Vn：到达接收端时 V+' = V信号+ + Vn、V−' = V信号− + Vn；接收端做相减，V+' − V−' = (V信号+ − V信号−) + (Vn − Vn) = Vdiff。
噪声项自己减自己，归零；信号项因为两根线摆向相反，相减后反而加倍保留。完成这个相减动作的是接收端的高增益差分放大器，它的核心指标叫共模抑制比（CMRR）：对差值增益很大、对共同偏移增益很小。标准规定接收端判决门限在 ±100mV 以内，也就是说 350mV 的有用差分信号之外，两根线整体上下漂几百毫伏都不影响判决。
这张图里红色语义是噪声入口，蓝色是两条信道，绿色节点是相减后的干净输出。抵消成立有一个物理前提：噪声必须真的是「共模」——即同时刻、同幅度地落到两根线上。这正是 PCB 规则存在的理由：两根线如果一长一短，噪声先到 P 后到 N，那一瞬间两线上的噪声不再相等，相减就剩残渣；两根线如果离得远、参考平面不连续，耦合系数不同，噪声也会有一部分转化成差模。差分抗干扰不是协议赐的，是走线几何形状换来的。
顺带一提电磁辐射（EMI）：差分对上的电流大小相等、方向相反，两根线产生的磁场在远场互相抵消；加上摆幅只有 350mV、边沿电流被终端匹配约束，LVDS 的辐射天然比同等速率的满摆幅单端总线小。这也是高速设备过 EMC 时偏爱差分的原因之一。
四、接收端：从 350mV 差值到干净逻辑电平
终端电阻把环路电流转换成约 350mV 的差分电压后，接收端要做三件事：检测极性、放大到满幅逻辑、拒绝共模。
经典 LVDS 接收器本质是一个高增益差分比较器：正输入接 P、负输入接 N，当 V+ − V− 超过正的小门限（标准要求在 +100mV 内必须判 1）输出高，低于 −100mV 判 0，中间窗口保证不会因零点附近的抖动反复翻转。因为前级信道传递的本来就是电流，有些更高速的实现直接用跨阻放大器（TIA，把输入电流转换成输出电压的放大器）做接收前端，省去「电流先经电阻变电压再被电压放大器拾取」的中间形态；分立与标准 LVDS 口径里，则统一由那只外置或内置的 100Ω 电阻完成电流到电压的转换。两种实现的物理对象一致：都是感知环路电流方向，并把它恢复成芯片内部的轨到轨逻辑电平。
接收端真正的工程难点不在小信号本身——350mV 对现代晶体管很大——而在容忍共模偏移的同时不损伤时差。标准器件要求在 0V–2.4V 的输入共模范围内正确判决，这意味着发送端地比接收端地高几百毫伏、或两板电源不同，链路仍能工作。但进入 Gbps 区间后，决定误码的不再只是电压门限，而是 P、N 到达时刻不对称（intra-pair skew）把有效差分沿收窄、信道损耗把眼图合上。到了这个阶段，物理层会在 LVDS 的电流模式思想之上加入预加重、均衡和时钟恢复，演进出 SerDes。SDR 与 DDR：IO 寄存器怎样在双倍数据率下采样讲的单/双沿采样是理解这些高速链路时序的前置概念。
| 接收环节 | 作用 | 失效时的现象 |
|---|---|---|
| 100Ω 终端 | 阻抗匹配，电流变电压（约 350mV） | 反射、振铃、眼图边缘多环 |
| 差分放大器/比较器 | 检极性，±100mV 门限判决 | 共模偏移下误触发或不翻转 |
| 共模抑制（CMRR） | 衰减同向噪声与地弹 | 出现与干扰同步的误码 |
| TIA 型前端（高速实现） | 直接感知环路电流 | 实现不当会放大信道噪声 |
| 片内电平转换 | 恢复轨到轨逻辑给内核 | 占空比失真、后级采样窗口偏移 |
五、摆幅、速率与同族差分电平
LVDS 不是唯二的差分电平标准，把它放进差分家族里对照，参数选择的逻辑会更清楚。PECL/CML 用电阻把发射极/电流模式逻辑偏置在非饱和区，换来了更高的极限速率，代价是更大的静态电流和更苛刻的端接规则；RS-485 牺牲速率换长线驱动和多节点能力。LVDS 卡在「板级、米级以内、数百 Mbps 到数 Gbps、低功耗」这个最宽的生态位上。
| 参数/标准 | LVDS | RS-485 | CML（典型） | 单端 LVCMOS33 |
|---|---|---|---|---|
| 信号形态 | 差分电流模式 | 差分电压 | 差分电流模式 | 单端电压 |
| 典型差分摆幅 | 约 350mV | 1.5V–5V | 400–800mV（视端接） | 不适用，摆幅 3.3V |
| 共模电平 | 约 1.2V | −7V–+12V 耐受 | 约 Vcc−相关偏置 | 参考地 |
| 终端 | 100Ω 差分 | 120Ω 总线两端 | 50Ω 到交流地 | 无 |
| 典型速率上限 | 约 1–3Gbps（实践值） | 约 10Mbps（长线） | 10Gbps 以上 | 约 100–200MHz |
| 拓扑 | 点对点（可扩展） | 多点总线 | 点对点 | 点对点/总线 |
| 强项 | 低功耗、低 EMI、通用性 | 长线、工业抗扰 | 超高速、光纤模块 | 极简、零额外元件 |
标准文本给的保证速率是数百 Mbps 量级（如 155.5Mbps 以上的合规工作点），但「LVDS 能跑多快」没有单一数字：它取决于驱动器边沿速率、PCB 材质损耗、过孔与连接器、允许的抖动预算。工程师口中的 LVDS-IO 在 FPGA 上常跑到 1Gbps 上下；再往上，同构的电流模式驱动被 SerDes 收发器接管，协议层面也从「并行数据随路时钟」过渡到带时钟恢复的串行码流。
功耗直觉也值得建立：理想恒流源下，通道静态功耗约 3.5mA × 3.3V ≈ 11.6mW，且不随数据率变化；实际中短路电流损耗和开关动态分量随工艺上升，但「速率加倍功耗不加倍」的特性保持成立。对照之下单端 CMOS 对每厘米十几皮法的走线在 500MHz 下充放 3.3V，单是 f × C × V² × 翻转率 的动态功耗就相当可观。
六、PCB 走线：差分抗扰是几何形状换来的
把第二节的电流环和第三节的共模前提翻译成布线规则，就是下面这组要求。它们不是玄学等长，每一条都对应一个具体的物理失效模式。
读图顺序即信号流向，三条几何约束集中在中间的差分对节点上，橙色节点强调终端必须物理贴近接收端。具体规则可以按「阻抗、长度、参考平面、端接」四类执行。
| 规则 | 典型做法 | 它防的是什么 |
|---|---|---|
| 差分阻抗 100Ω | 按层叠算线宽线距，整片板一致 | 阻抗突变造成反射，吃掉眼图余量 |
| 对线等长 | 对内偏差控制在数密尔内（高速取更严） | 对内偏斜把差分沿错开、共模噪声差模化 |
| 紧耦合并排 | P、N 全程相邻，不被拆开绕障碍物 | 耦合系数不一致，外噪不能等量落到两线 |
| 连续参考平面 | 下方平面不跨分割、不跨沟壑 | 回流路径被迫绕远，阻抗跳变并加剧 EMI |
| 成对换层 | 两根线一起打过孔，旁边补地过孔 | 单根换层造成长度与阻抗不对称 |
| 终端就近 | 100Ω 跨在接收两引脚之间，引线最短 | 桩线反射；放发送端则末端失配 |
| 远离干扰源 | 避开晶振、开关电源、高速单端总线 | 把本可对消的共模干扰压到最小 |
这张复核导图按「发送端、信道、接收端、失效模式」四组收拢本篇要点：前三组对应电流环路上的三段物理实体，最后一组是每类规则被破坏时的典型症状。调试一条不通的 LVDS 链路时，按这四组逐项排查比盯着误码计数器有效。
工程上最常见的三个错误：一是为了绕开一个封装元件把 P、N 拆开各自走线，破坏耦合；二是差分对跨过地平面分割缝，回流没有镜像路径，整对的 EMI 和阻抗同时恶化；三是终端电阻放在方便焊接的位置而不是接收引脚旁，让高速沿先跑一截失配长线。差分对的「等长」要和「等长的目的」一起理解——容忍的是对内偏斜预算（速率越高，几皮秒的时差占比特周期比例越大），而不是追求数字上的绝对对称；对间等长（总线通道之间）则取决于随路时钟能否容忍通道偏移，是另一笔预算。
芯片侧还有一个常被忽略的环节：恒流源、H 桥和共模反馈都做在 IO 环里，其晶体管级原理与普通反相器不同。想理解驱动管在低压差下怎样维持恒流，可回到MOSFET 工作区：从线性区到饱和区对照饱和区的电流源行为。
这一篇在知识体系里的位置
LVDS 处在「芯片 IO」与「板级信号完整性」的交界处：发送侧是芯片的 IO 与焊盘里的电流模式驱动单元，信道侧的阻抗、反射、串扰、平面回流属于封装与 SI/PI的主题，接收侧的判决与采样又和SDR 与 DDR IO 寄存器的沿采样相连。它也是后续高速串行主题的物理层底座：本篇建立的恒流驱动、差分抵消、终端匹配三个直觉，会直接复用到 SerDes、眼图与时钟数据恢复的讨论中——那条线解决的是「信道损耗下怎样让 350mV 的眼睛重新睁开」，而差分对本身的语言在这里已经讲完。
总结
**LVDS 低压差分信号的本质，是用 3.5mA 恒流源在 P、N 两根线组成的闭合环路里切换电流方向，由接收端 100Ω 终端把电流恢复成约 350mV 的差分电压，再用差分放大器只对两线之差做判决。**相比轨到轨的单端 CMOS，它摆幅小所以边沿快、充放电功耗近似与频率无关；两根线紧耦合走线让外界噪声以共模形式等量注入，相减即消，方向相反的环路电流还顺带压低了 EMI。接收端靠 ±100mV 门限和共模抑制在共模漂移中恢复逻辑，更高速实现以跨阻放大器直接感知环路电流。这些优势都以严格的 PCB 几何为前提：100Ω 差分阻抗、对内等长、紧耦合、连续参考平面和就近端接，缺一条，共模噪声就会漏出差模分量。理解了电流环与相减这两件事，就拿到了进入 SerDes 与眼图世界的物理层通行证。