版图数据是什么：GDSII、OASIS、光罩 mask 为什么那么贵
更新时间：2026-09-05。本文是「集成电路大类 · 芯片设计」**入门层（beginner）**第二十六篇新正文。tape-out 是什么 说流片时要交一份 GDSII 给工厂。这份文件到底装了什么？为什么工厂拿它就能造出芯片，而光罩（mask）又为什么贵到一套几百万美元？这一篇讲透版图数据与光罩。
本文要回答的问题
- GDSII / OASIS 文件里装的是什么？和电路图有什么区别？
- 什么是版图（layout）？DRC、LVS 在检查什么？
- 光罩（mask/掩膜）是什么，为什么那么贵？
- 为什么「层数」和「掩膜成本」直接挂钩？
一、版图：给工厂看的「几何图纸」
RTL 和网表描述的是「逻辑连接」（谁连谁、什么门），但工厂光刻需要的是几何图形：硅片上每一层——扩散区、多晶硅栅、各层金属、通孔——分别在什么坐标、画什么形状的多边形。这份逐层的几何图纸就是版图（layout），由 布局布线 P&R 自动生成（模拟/IP 部分常手工定制）。
打个比方：电路图是「水管系统原理图」，版图是「施工平面图」——标明每根管子在地面上的确切位置、宽度、间距。工厂只认后者。
二、GDSII 与 OASIS：版图的文件格式
版图要存成文件交给工厂，主流两种格式：
| 格式 | 说明 |
|---|---|
| GDSII | 诞生于 1970 年代、至今仍是事实标准的二进制格式，用多边形/路径/文字分层记录几何图形，几乎所有 EDA 和工厂都支持 |
| OASIS | 更现代的替代格式，压缩率高得多（先进芯片版图数据量巨大，GDSII 可达几十上百 GB），正在逐步普及 |
它们记录的核心就是：第几层、什么形状（polygon）、坐标多少。
三、交出去之前：DRC 与 LVS
版图不能画错，否则造出来就是废片。两道关键物理验证（见 P&R 之后的验证）：
- DRC（Design Rule Check，设计规则检查）：工厂给定一套「最小线宽、最小间距、通孔密度」等几何规则，DRC 检查版图有没有违反——比如两根金属离太近会短路。这是工厂工艺能力的硬约束。
- LVS（Layout Versus Schematic，版图 vs 原理图）：把版图反推出「连接关系」，和原始网表比对，确认电路没连错、没短路开路。
DRC/LVS 干净了，版图才「可制造」。
四、光罩（mask）为什么那么贵
工厂拿 GDSII 做什么？用电子束/激光把每一层图形写到石英玻璃板上，做成光罩（photomask / 掩膜版）。光刻时，光透过光罩，把这一层图形像「底片投影」一样印到涂了光刻胶的晶圆上（见 流片与制造）。
贵的原因：
- 一层一块罩、几十层：芯片有几十道工艺层（金属层就有十多层），每层至少一块掩膜，一套掩膜是几十块精密玻璃板；
- 精度极高：先进工艺特征尺寸几纳米，掩膜图形要极精密、零缺陷，EUV 掩膜尤其复杂昂贵；
- 一次性：掩膜是为某个设计定制的，换设计就得重做。
结果先进工艺一套光罩数百万~上千万美元。这正是 tape-out 「交卷不能改」、改版 respin 极贵、以及 一颗芯片成本账 里 NRE 高昂的物理根源——这笔固定成本要靠海量出货摊薄。
五、这一篇在知识体系里的位置
- 想看交 GDSII 这个动作的意义和签核流程 → tape-out 是什么；
- 想看版图在布局布线阶段怎么生成 → P&R 入门、布局规划；
- 想看掩膜成本怎么摊进芯片单价、良率影响 → 一颗芯片的成本账、良率；
- 想知道画版图、跑 DRC 用什么软件 → EDA 在流程里的角色。
总结
一句话总结：芯片设计最终交付的不是电路图而是版图 layout——逐层记录硅片上扩散区、多晶硅、各层金属和通孔在什么坐标画什么多边形的「施工几何图」，存成传承数十年的工业标准 GDSII（或压缩率更高的现代格式 OASIS）交给工厂；交卷前必须过两道物理验证：DRC 检查线宽/间距等是否满足工厂工艺设计规则、LVS 把版图反推出的连接关系与原理图比对确认没连错；工厂再用 GDSII 把每层图形做成石英光罩 mask，光刻时像底片投影一样把图形印到晶圆上——光罩之所以一套数百万~上千万美元，是因为芯片有几十层、每层至少一块掩膜、先进工艺（尤其 EUV）图形要做到几纳米级零缺陷且完全为该设计定制，这笔一次性掩膜费正是流片不能反悔、改版 respin 昂贵、以及芯片 NRE 高、必须靠海量出货摊薄成本的根本原因。