功耗签核：静态/动态 IR drop、电迁移 EM 与电压降修复
更新时间：2026-09-24。前面 时钟树综合 CTS 解决了「时钟到得齐不齐」，MMMC 多模多角 STA 解决了「时序在所有 corner 下收不收敛」，但这两道关卡都默认每个单元的供电引脚电压是标称的 0.75V 或 0.8V。真实芯片里，电流要从封装焊球穿过十几层金属才到晶体管，沿途电阻会吃掉一部分电压，大批逻辑同时翻转的瞬间还会出现局部电压塌陷。时序签合格了、硅片上却跑不到目标频率甚至功能性失效，相当一部分案子最后追到的就是电源完整性（Power Integrity）。本篇讲功耗签核里的两件硬约束：IR drop 与 EM，以及它们和功耗分析如何一起收敛。
本文要回答的问题
- 功耗签核到底签哪几件事？为什么时序 STA 合格不能代替电源签核？
- 电源网络（PDN）由哪些部分组成，电流从焊球到单元供电轨经过哪几级？
- 静态 IR drop 和动态 IR drop 的物理成因有什么不同，为什么动态压降更难防？
- 电迁移 EM 是什么，为什么电流密度超界会让金属线开路或短路，寿命怎么估？
- 签核用什么 corner、什么活动矢量？压降和 EM 的收敛判据一般定在哪里，超标后怎么修？
一、功耗签核的三件事：功耗、IR drop、EM
一颗芯片在电源维度上要向客户和代工厂回答三类问题，它们共用同一套功耗数据和电源网络模型，却是三个独立的签收项。
第一类是功耗本身：动态功耗（开关翻转，P=α·C·V²·f）、内部功耗（单元内部短路与翻转）、漏电功耗（亚阈值漏电、栅极漏电），决定封装散热选型、电池续航和热设计。第二类是 IR drop：电源网络上的电阻和电感把到达单元的实际电压拉低，电压不够则单元变慢、建立时间违约，严重时存储单元翻转失败。第三类是 电迁移（EM，Electromigration）：金属互连上长期流过过大电流，动量传递给金属原子，原子被缓慢「冲走」，最终在一端堆出小丘（短路风险）、另一端留下空洞（开路风险），决定的是芯片十年寿命内会不会断。
| 签核项 | 关心的物理量 | 失效模式 | 时间尺度 |
|---|---|---|---|
| 功耗 | 平均/峰值功率、电流 | 过热、续航不达标 | 持续 |
| IR drop | 单元供电引脚上的实际电压 | 延迟增大、时序违约、功能失败 | 纳秒~持续 |
| EM | 金属线上的平均/RMS/峰值电流密度 | 金属空洞开路、小丘短路 | 数月~数年 |
三者互相耦合：功耗高意味着电流大，IR drop 和 EM 同时恶化；温度升高又让金属电阻率上升（压降更大）、EM 寿命指数式缩短。所以实际流程里这三件事用同一份活动信息（翻转率/VCD）、同一个电源网络数据库交叉分析，而不是各算各的。还有一条长期趋势让这件事越来越难：工艺进步靠降低电压、提高集成密度获得功耗收益，VDD 从 1.0V 一路降到 0.7V 以下，同样几十毫伏的压降占比越来越大，而单位面积的电流却在上升；金属互连并没有等比例变「好」——低层金属反而越来越细、电阻率还要计入尺寸效应。换句话说，留给电源网络的电压预算和电流预算是反向收紧的，这也是电源签核在先进节点从「流程配角」变成「关键路径」的根本原因。
需要强调的是，IR/EM 签核的判定依据来自代工厂的工艺设计套件：金属每层多宽多厚、允许多大电流密度（current density limit）、压降占 VDD 的百分比上限，都写在 foundry 的 EM/IR rule deck 里，设计方没有自行放宽的余地。
二、PDN：电流从焊球到晶体管经过哪几级
要理解压降，先看清电是怎么送进来的。电源网络（PDN，Power Delivery Network）是铺在芯片上的一张「供电路网」，从封装到单元大致分四级。
按图从上往下看：电流先经封装焊球（或倒装 bump）进入芯片最顶层金属；顶层布置围绕芯片和主要宏模块的电源环（rings），用最厚最宽的顶层金属把电流兜住；电源环向内部引出纵横交错的电源条（straps），一般用上层几层厚金属编织成网格（mesh），网格越密、干线越宽，电阻越小但布线资源占得越多；电源条通过通孔阵列逐层下沉，最终落到 M1 层顺着标准单元行延伸的一对供电轨（rails，VDD/VSS），每个标准单元的供电引脚直接搭在 rails 上。挂在 rails 与电源条之间的还有去耦电容单元（decap cell，decoupling capacitor），本质是常通的晶体管电容，充当就地的电荷蓄水池——这一节后面反复出现。
PDN 设计是个典型的资源分配问题。金属层数和宽度是固定的：电源线占多了，信号线就绕不出去；decap 摆多了，面积和漏电都上去。粗线条的经验是：高层金属电阻小、用来跑长途干线，低层金属密、用来就近下沉；任何一层的电源转换都要打足够密的通孔阵列——单个通孔的电流承载能力有限，通孔不足本身既是压降点又是 EM 违规点。芯片上电瞬间还有浪涌电流（in-rush），电源域划分和 power gating 开关的 sizing 也在这套网络里一起考虑，这部分在 多比特触发器与电源门控 和下一篇 UPF/CPF 低功耗设计 里展开。
三、静态 IR drop：平均电流在电阻上的账
静态压降（static/global IR drop）的模型就是欧姆定律：Vdrop = Iavg × R。电源网格上每一段金属都有电阻，单元从最近的电源条取平均电流 Iavg，沿途所有线段的 I×R 累加起来，到达单元供电点的实际电压就是 VDD 减去这条供电路径上的总压降。地网络（VSS）对称地存在「地弹」（ground bounce），所以单元真正看到的电压是 VDD 端压降与 VSS 端抬升之和。
静态分析的输入是每个实例的平均电流（由翻转率、电容和时钟频率算出），输出是整张网格的平均电压分布图。它的特点是空间相关：远离电源环和 bump 的芯片中心区域，供电路径长、沿途分走的电流多，天然是压降洼地；大面积高功耗的宏（CPU 核心、GPU 阵列、高速 SerDes）周围也容易出现红色热点。典型签核判据是全局静态压降不超过标称 VDD 的某个百分比，常见口径在 3%~5% 一档（具体以代工厂 deck 和产品等级为准，车规更严）。
把这件事算成一笔具体的账：假设一个热点模块从最近的电源条取平均电流 200mA，沿途 rails 和通孔的等效电阻是 0.15Ω，光这一段的 I×R 就吃掉 30mV；而这条电源条离最近的电源环还有若干段长距离干线，累计再掉十几毫伏，VDD 与 VSS 两端合计可能达到 60~80mV。在 0.75V 的标称电压下，80mV 已经超过 10%，模块内的单元相当于长期工作在「低压档」。这也解释了为什么压降热点图通常呈环状分布：靠近 bump 和电源环的边缘电压最高，电流在网格上层层分流，越往中心每段干线承担的汇流电流越大。
静态压降超标，本质是「路太窄、车太多」，修复方向也直观：在热点上方加密或加宽电源条、增加电源条下沉的通孔列、把供电路径缩短（调整 strap pitch），或者降低该区域的平均电流（降频、降翻转率、搬单元）。这类修复在布局电源规划（power planning）阶段成本最低，所以先进流程在布局后、布线前就会做一轮基于预估电流的粗粒度静态分析，而不是等到 signoff 才发现中央洼地——那时上层金属早已被信号线占满。
四、动态 IR drop：时钟沿上的 di/dt 塌陷
静态分析假设电流是平均的、平稳的，真实芯片完全不是这样。时钟边沿到来时，一个时钟域里成千上万的触发器和组合逻辑在几百皮秒内同时翻转，每一路翻转都要从电源上抽取一个尖锐的电流脉冲。这个瞬态电流流过电源网络的电阻和（封装与金属的）寄生电感，产生的压降是 V = I×R + L×di/dt：第二项就是「电流变化太快」本身在电感上撞出来的电压塌陷。塌陷持续时间很短（亚纳秒到几纳秒），但幅度往往比静态压降大得多，且高度局部化——某一批同时翻转的单元上方会出现地图上一个深陷的红点，平均电流地图却显示一切正常。
图里的关键在最后一行：瞬态电荷来不及从几毫米外的电源环送过来（电流在金属上的建立受回路电感限制），真正能救场的是热点附近的 decap——它在平时充好电，翻转瞬间就地放电，把电流脉冲的「峰」削平。所以动态压降的第一道防线不是加电源条，而是合理布置 decap 密度，并尽量缩短 decap 到高翻转单元的回路。
动态压降为什么危险，可以量化感受一下：假设标称电压 0.75V，静态压降 3%（约 22mV）尚可接受，而时钟沿上局部动态塌陷再叠加几十毫伏，单元看到的电压可能瞬时跌到 0.65V 以下；单元延迟对电压高度敏感（低电压区延迟随电压下降快速上翘），这一个周期内路径就可能违约。更麻烦的是它与时钟拓扑强相关：CTS 把太多触发器的时钟沿对得太齐，反而制造了同时翻转尖峰；时钟分频、沿错开（clock skew scheduling）有时被有意用来削峰。动态签核因此必须在带寄生参数的真实时钟树上、用真实活动波形做瞬态仿真，分辨率要到皮秒级，算力代价远高于静态分析。
从频域看同一件事，PDN 可以画成一条阻抗随频率变化的曲线 Z(f)：封装电感、板级电容、片上 decap 各自在不同频段起作用，曲线上的并联谐振峰就是最危险的频点——如果芯片的工作电流恰好在这个频率上有显著分量（主频、倍频或大量门同时开关的重复模式），谐振会被激发，电压抖动被放大。设计目标是让整条 Z(f) 在芯片工作频带内都低于一条「目标阻抗」线（目标阻抗约等于允许压降除以瞬态电流变化量）：板级和封装大电容压低频，片上 decap 压中高频，而最高频的电荷只能靠单元旁边的 decap 提供。理解了这张阻抗谱，就理解了为什么「加更多板上电容」救不了时钟沿上的片上尖点——频率太高，远端电容在谐振点之后已经「看不见」芯片了。
还有一个与动态压降伴生、但常被分开处理的现象：电磁/串扰层面的电源噪声会通过衬底和耦合传到相邻信号，表现为毛刺（glitch）。翻转噪声与 信号完整性签核 在同一个噪声预算里权衡，极端情况下噪声毛刺能被误采样进触发器，这已经超出了「变慢」的范畴，属于功能性风险。
| 对比项 | 静态 IR drop | 动态 IR drop |
|---|---|---|
| 电流模型 | 平均电流 Iavg | 瞬态电流脉冲，含 di/dt |
| 主导元件 | 金属电阻 R | 电阻 R + 寄生电感 L |
| 空间特征 | 芯片中央、大宏块周围的平缓洼地 | 时钟沿上高度局部化的尖点 |
| 时间特征 | 直流、持续 | 亚纳秒~纳秒瞬态 |
| 主要修复 | 加宽/加密电源条、通孔、缩短供电路径 | 加 decap、移动高翻转单元、错开时钟沿、降摆率 |
| 分析代价 | 电阻网络求解，较快 | 瞬态仿真，慢且吃算力 |
五、电迁移 EM：电流密度、温度与寿命
压降回答「电压够不够」，EM 回答「线撑不撑得住十年」。金属互连线（铝时代是铝，先进工艺是铜）里流过电流时，导电电子与金属原子碰撞并把动量传给原子，形成一股顺着电子流方向的「电子风力」。电流密度（单位截面积电流，A/mm²）一旦超过阈值，原子在几年尺度上被持续推动：原子在下游堆积形成小丘（hillock），可能顶破层间介质造成相邻线短路；上游物质流失形成空洞（void），线电阻逐渐增大直至完全开路。时钟线、电源干线、长寿命高频信号总线是 EM 高发区，因为它们几乎每个周期都在通电。
EM 寿命用经典的 Black 方程描述：平均失效时间 MTTF = A·(J 的负 n 次方)·exp(Ea/kT)，其中 J 是电流密度，Ea 是激活能，T 是绝对温度，k 是玻尔兹曼常数。三个工程结论直接从式子里读出来：寿命对电流密度是幂次反比（n 约为 2 的量级），线宽砍一半、电流不变，寿命缩到四分之一；寿命对温度是指数关系，这也是 热感知设计 与 EM 必须联签的原因——热点区域的金属在同样电流下老化快得多；工艺材料决定 Ea，铜加覆盖层的 Ea 显著高于铝，这是铜互连取代铝的理由之一。
EM 还有一个对布线有利的细节，叫 Blech 效应（短长度效应）：当金属线足够短、电流方向恒定时，电子风力把原子往下游推，但上下游之间会反向建立起一股背应力（原子浓度差造成的机械回流），短线里这股背应力足以和电子风力平衡，达到稳态后净迁移为零，线「永生」。代工厂规则通常给出一个电流密度与线长乘积（J·L）的阈值，低于阈值的短线可以豁免 EM。这条规则让工程师在不加宽金属的情况下，靠「把一条长线打断成两段、中间换层重接」消除违规——注意打断点必须真正换层、让两段在电气上成为各自独立的迁移段才有效。反过来，超长电源干线即使 J 不高也要重点看，因为它累积的原子迁移总量大、且没有 Blech 豁免。
签核不是只看一个「最大电流」，而是按波形分三个口径校核：平均电流管单向长期迁移（直流类的电源线，原子只会朝一个方向走，最恶劣）；RMS 电流管焦耳热自加热（信号线上交变电流的热效应）；峰值电流管瞬时极限。不同金属层、不同线宽、不同温度（工作温度 vs 加速老化温度）各有 foundry 给出的电流密度限值，工具逐段金属、逐个通孔比对。占空比和电流方向也要考虑：信号线上电流双向交变，原子来回拉锯，净迁移比同幅值直流小，规则允许按翻转率折算；电源线上电流方向恒定，没有这种优待。
EM 超标的修复与压降修复高度重合但侧重不同：加宽违规章金属线（降 J 最直接）、把一条干线的电流分流到并联的多条线、增加通孔数量（通孔往往是整条路径电流密度最高的瓶颈）、降低该网络的翻转率或负载、或者从系统层降频。压降修好了通常 EM 也跟着缓解，但两者并不等价——一条很宽但很长的电源干线可能压降合格、某段局部电流密度仍然超界，所以必须各自独立签收。
这张图把 EM 的因果链收成一条线：根源是电流密度，分叉出开路与短路两种失效，修复后还要按三种电流口径和多温度重新签。值得单独提醒的是通孔：电流在通孔处换层、截面积骤减，J 常常在孔阵列里达到峰值，版图上看到 EM 违规，先数通孔往往就找到了症结。
六、怎么签：corner、活动矢量与收敛判据
功耗签核 IR drop 电迁移的分析流程，工程上比物理模型本身更磨人，难在「用什么工况算」和「算到什么程度算过」。
活动信息从哪来，决定了结果可信度，分三档。最差的是统一翻转率假设（比如给所有节点套 10%~20% 的翻转率），只能用于早期预估，必然抹平局部尖峰。中间档是无矢量/概率分析（vectorless）：由工具根据时钟频率、逻辑功能和统计传播模型估算每个实例的活动概率，不需要真实仿真波形，覆盖快，是流片前 signoff 的常用补充。最可信的是矢量分析（vector-based）：把真实仿真场景生成的 VCD/FSDB 波形回灌，记录每个节点什么时刻翻转，动态 IR 必须靠它。矢量又分功能仿真向量（FS VCD，真实固件/业务场景，如启动操作系统、跑 Dhrystone）和门级扫描向量（GS VCD，测试态翻转率往往远高于功能态——全速测试时芯片的电流可能比正常工作大一圈，测试场景本身就要单独签一版压降和 EM）。
这里补一句数据来源，便于理解整个分析的输入链：单元级的电流来自时序/功耗库（Liberty 中的功耗与 PG 信息，描述单元在不同输入斜率、负载下抽取电流的内部模型）；实例级的开关行为来自门级仿真或无矢量传播；电阻网络来自对电源金属做的专门寄生提取（power extraction，把电源线网抽成数百万到上亿节点的 R/C 网络）；封装与板级的 R/L/C 由封装厂提供模型。动态分析把这四套数据合到一个瞬态电路仿真器里，按时间步推进求解，一次 signoff 级别的动态分析跑几小时到一两天很常见，这也是为什么动态签核一般只选取若干最有代表性的场景矢量，而不可能遍历所有业务。
corner 与工况方面，IR/EM 不是只算一个典型角：电阻随工艺和温度变化，要覆盖最高温（金属电阻最大、EM 寿命最短，通常是 EM 和压降的最差角）与低压角（VDD 最低，同样的 mV 压降占比最大）；先进工艺还会把金属厚度/电阻的工艺角与器件角组合成 MMMC 式的场景矩阵。瞬态分析还要带上封装和板级的寄生电感模型（PKG/PCB model），否则 di/dt 的 L 项无从算起。
收敛判据典型包括：全局静态压降在给定百分比上限内；动态瞬态压降的峰值不超过更紧的瞬态上限，且报告每个实例的「最坏供电电压」；所有金属段与通孔的平均/RMS/峰值电流密度在 foundry 限值内（工具报 0 violation）；功耗总量不超过封装与散热预算。签核输出还要把每个实例的实际供电电压反标回 STA——电压偏低的单元延迟要按低压重算，即 IR-aware STA，这是压降签核与时序签核的闭环接口。判据都是「在最差 corner + 最差场景组合下仍满足」，和 STA 的多角收敛逻辑一致。
实际签收时还会遇到「违规消不干净」的情形，此时走 waiver（豁免）流程而不是硬改：少量轻微超标要逐条登记，注明所在网络、实际电流密度或压降与限值的差距、所处温度与场景、占空比证据（例如该信号线只在百万分之一周期通电）、以及对寿命的折算，由 foundry 或内部可靠性委员会评审签字。waiver 必须带数据、可追溯，口头放过的违规在后续事故复盘里无法交代。一份完整的电源签核交付包通常包含：各 corner/场景的功耗报告、全局静态压降图与最差实例列表、动态瞬态压降图与对应时间点、EM 违规及 waiver 清单、decap 容量与漏电统计表、IR-aware STA 结果，外加所用矢量、库版本、rule deck 版本的记录——版本可追溯这一点和 Tapeout 签核清单 里所有签核项的要求一致。
七、修复迭代：从热点图到工程改动
报告一片红之后，修复按「改动成本从低到高、离热点从近到远」排序，且每修一轮都要重跑分析确认没有按下葫芦浮起瓢。
| 修复手段 | 主要对付 | 代价/副作用 |
|---|---|---|
| 热点附近加 decap | 动态 IR drop | 占面积、增加漏电；太远无效 |
| 加宽/加密电源条，缩短 strap pitch | 静态压降、EM | 占布线资源，越晚做越难塞 |
| 加密通孔阵列、增大孔数 | EM、局部压降 | 版图资源，成本最低，优先做 |
| 移动高翻转单元/宏，避开供电薄弱区 | 动态压降 | 需要重布线、复检时序 |
| 降低局部时钟负载、插缓冲分峰、错开时钟沿 | 动态 di/dt | 影响时钟方案与时序 |
| 降频、降压、降摆率（含固件调频） | 压降、EM、功耗 | 直接牺牲性能，最后手段 |
| 调整电源规划/增加 bump | 根本性供电不足 | 封装协同，须极早决策 |
补充一个实际项目里常见的取舍：decap 不是越多越好。decap 本身有漏电，先进工艺下填满白通道可能让整芯片漏电抬高几个百分点；decap 占用的位置也可能挤掉本该放填充通孔或缓冲器的通道。成熟做法是先用无矢量分析定一版全局 decap 密度（保证底座），再用动态热点图只在红点区域加密，最后报告 decap 总容量、漏电增量和剩余热点三张表一起评审。电源条的改动同样要权衡时序：电源干线占用上层金属通道后，绕远的关键信号线 RC 变差，可能修好了电压、打穿了时序——这也是为什么所有 power ECO 之后必须联动 STA，而不是只看电压报告变绿。
迭代闭环是：活动矢量更新 → 功耗与电流重算 → 静态/动态 IR + EM 分析 → 定位热点 → 物理改动（power ECO）→ 寄生参数与电源网格重提取 → 复签，同时对受影响区域重做 STA。实务里这个环可能转十几轮，越到后期可用的金属和面积越少，所以黄金原则是左移：电源规划阶段用预估数据把骨架搭够，布局后立刻做早期分析，把大问题消灭在布线之前。decap 的插入也有自动化流程：很多设计在布线后由工具按动态热点自动填充白通道上的 decap cell，再人工处理剩余红点。
八、常见坑
- 只信统一翻转率：均匀假设下动态尖峰被平均掉，流片回来高频场景死机，门级向量一跑全是红点。功能态和测试态（scan/MBIST）必须分别签。
- 只签 VDD 不签 VSS：地弹同样吃掉电压裕量，压降要算两端之和。
- 通孔阵列欠密：金属干线看着很宽，电流全挤在几个孔里，EM 违规集中在换层处。
- decap 摆得远：瞬态电荷受回路电感限制送不到热点，decap 必须贴着高翻转区。
- 修完不回标时序：电源 ECO 改动了布线和负载，受影响区域不做 IR-aware STA 复检，等于没闭环。
- 忽视温度联动：按常温签 EM，结温升高后 Black 方程给出的寿命可能直接腰斩；与热分析必须联签。
- 忽视电源开关与上电浪涌：power gating 域上电瞬间的 in-rush 电流也会打穿 EM 和压降规则。
- 把 decap 当万能药：位置太远受回路电感限制、密度太高挤掉布线与通孔通道，而且 decap 自身漏电不小，必须按热点数据精准投放。
- 只看最终一版：中途布局大改、宏搬位置后不复跑早期分析，等布线完成才发现旧的电源规划早已不匹配新的电流分布。
这一篇在知识体系里的位置
- 前一篇：多比特触发器与电源门控，从单元和时钟角度降低动态电流；
- 后一篇：UPF/CPF 低功耗设计：隔离、保持与电源域，讲电源域划分与电源开关如何在架构层影响供电；
- 压降分析依赖真实寄生参数，基础见 RC 寄生参数提取；电压反标后的时序复检回到 MMMC 高级 STA；
- 温度对 EM 寿命的指数影响见 热感知设计；面向十年寿命的老化口径见 可靠性 AEC-Q100 与老化；
- 全流程中电源签核所处的节点，可对照 Tapeout 签核清单。
总结
功耗签核 IR drop 电迁移是与时序 STA 并列的电源完整性签收：PDN 经 rings、straps、rails 和通孔阵列把电流从 bump 送到单元，静态 IR drop 是平均电流在网格电阻上的欧姆压降、靠加宽电源干线修，动态 IR drop 是时钟沿大批同时翻转时 I·R 加 L·di/dt 撞出的瞬态塌陷、靠就近 decap 与错开翻转修；EM 是电流密度长期超界把铜原子搬成空洞开路或小丘短路，寿命服从 Black 方程、对电流密度幂次敏感且对温度指数敏感，必须按平均/RMS/峰值三口径在高温低压多 corner 下用真实功能与门级矢量逐段校核，修完再把实际电压反标 STA 闭环——所有收敛都建立在真实活动数据和「左移到电源规划阶段」的多轮迭代上。