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时钟分频器设计：偶数/奇数分频、占空比与 clock enable ​

更新时间：2026-09-24。本文是「集成电路大类 · 芯片设计」进阶层（intermediate） 的一篇。几乎每颗数字芯片里都有几十个频率：CPU 内核跑高频、总线跑中频、看门狗和实时钟跑几十 kHz。源头往往只有一两个振荡器，剩下的频率全靠时钟分频器（clock divider） 从高频时钟「数拍子」数出来。它的代码可以短到十行，但占空比、复位、毛刺、约束任何一环做错，板子上就是一个偶发、难复现的玄学问题。入门侧的模 N 计数原理见二进制分频与时钟使能，快速问答见 FAQ：偶数/奇数分频与占空比。

本文要回答的问题 ​

  • 偶数分频为什么计数器到 N/2−1 翻转就能天然得到 50% 占空比？
  • 奇数分频想要 50% 占空比，为什么必须同时用上时钟的上升沿和下降沿？
  • 计数器输出一个与门就能「关掉时钟」，为什么这种写法基本等于埋雷？
  • clock enable（时钟使能）和真正造一个分频时钟，到底差在哪？
  • 整数分频为什么得不到任意频率？小数/分数分频又是怎么回事？
  • 复位释放、SDC 约束、综合与时序分析上有哪些必须做对的动作？

一、先定两个量：分频比与占空比 ​

输入时钟频率 f_in，输出频率 f_out，分频比（division ratio）N = f_in / f_out。N 是整数时称为整数分频，N 为偶数叫偶数分频、为奇数叫奇数分频。N=4 表示输出周期是输入的 4 倍，输出每秒只有四分之一的跳变。

另一个独立的量是占空比（duty cycle）D：一个输出周期内高电平时间占的比例。很多人默认分频器输出就该是 50% 方波，其实只有「下游把它当时钟用」时才严格需要接近 50%——触发器要靠边沿采样，高电平过短会让某些要求最小高/低脉宽的单元失效。如果下游只需要「每隔 N 拍动作一次」，一个周期只高一个输入拍的窄脉冲反而是最正确的输出。这两种需求对应两套完全不同的写法，后面会反复用到这个区分。

给一组全芯片里的常见数字建立直觉：24MHz 系统时钟做 2 分频得到 12MHz 给外设总线、做 2400 分频得到 10kHz 给节拍定时器、做 2400 万分频才是 1Hz 的秒信号。分频比从 2 到上千万，跨度极大，真实设计里不会让一个计数器打天下：比值小的关心占空比和边沿对齐，比值大的只关心 tick 脉冲准不准、计数器位宽够不够——数到 2400 万需要 25 位，写错位宽是大分频器的头号事故，现象是秒信号莫名其妙走快或走慢，而且错得很有规律。

二、偶数分频：计数到一半，翻转一次 ​

偶数分频是最舒服的情况：让一个计数器从 0 数到 N/2−1，数到顶就把输出翻转、计数器归零。因为高电平和低电平各持续 N/2 个输入时钟周期，50% 占空比是白送的，不需要任何比较逻辑。

verilog
module clk_div_even #(parameter N = 4) (
    input  logic clk,
    input  logic rst_n,
    output logic clk_div
);
  localparam HALF = N/2;
  logic [$clog2(HALF)-1:0] cnt;   // N=4 时只需数 0、1

  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      cnt     <= '0;
      clk_div <= 1'b0;
    end else if (cnt == HALF-1) begin
      cnt     <= '0;
      clk_div <= ~clk_div;        // 数满半周期，输出翻转
    end else begin
      cnt     <= cnt + 1'b1;
    end
  end
endmodule

下图把 4 分频的计数—翻转关系画出来。读图抓一个点：翻转动作只发生在 cnt==1（即 N/2−1）那一拍的时钟上升沿，所以 clk_div 的每一条边都对齐在输入时钟的上升沿上，永远不会出现在两个沿之间——这是它和后面「与门砍时钟」最本质的区别。

chip-design/intermediate/clock-divider-design.md D2 示意图

改分频比只改参数：N=6 就数到 2 翻转，N=8 数到 3。计数器位宽用 $clog2(N/2) 让综合器自动算，不要手写死位宽——这是分频器代码最常见的低级错误，N 改大后计数器溢出，分频比悄悄变成错的值，仿真不细看还发现不了。

再补一个时序视角：计数器是一条加法链加比较器，分频比越大、位宽越宽，进位链越长，这条路径往往就是模块能跑的最高输入频率。高频应用里要把计数器改成分段译码结构，或者把大分频比拆成两级——先除一个小比值、再除一个大比值，每一级进位链都短，时序容易收敛。24MHz 这类频率当然无所谓，但分频器挂在几百 MHz 甚至 GHz 时钟上时，写代码前就要先想好分几级。

三、奇数分频：单边沿凑不出半拍，只能请下降沿帮忙 ​

N=3、N=5 这种情况麻烦了：半周期是 1.5、2.5 个输入周期，而只在上升沿动作的寄存器，输出边沿只能落在整数拍上，1.5 拍这种位置它永远表达不了。单边沿计数器硬做，只能得到「高 2 拍、低 1 拍」之类的非 50% 波形（N=3 时占空比 2/3 或 1/3）。

想得到真正的 50%，标准技巧是用两套寄存器：一套在上升沿翻转得到 q_p，另一套用同一个计数判据、在下降沿翻转得到 q_n，两者相或。下降沿那套相对上升沿正好错开半个输入周期，相或之后每边多出的半拍正好把 1.5/1.5 补齐。

verilog
module clk_div_odd #(parameter N = 3) (
    input  logic clk,
    input  logic rst_n,
    output logic clk_div
);
  logic [$clog2(N)-1:0] cnt;
  logic q_p, q_n;

  // 上升沿：模 N 计数，并在 cnt==0 和 cnt==(N-1)/2 处翻转
  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      cnt <= '0;
      q_p <= 1'b0;
    end else begin
      cnt <= (cnt == N-1) ? '0 : cnt + 1'b1;
      if (cnt == 0 || cnt == (N-1)/2) q_p <= ~q_p;
    end
  end

  // 下降沿：用同样的判据翻转，相位自然错开半拍
  always_ff @(negedge clk or negedge rst_n) begin
    if (!rst_n) q_n <= 1'b0;
    else if (cnt == 0 || cnt == (N-1)/2) q_n <= ~q_n;
  end

  assign clk_div = q_p | q_n;   // 相或合成 50% 占空比
endmodule

下图是 N=3 时三个信号的关系。q_p 高 1 拍、低 2 拍；q_n 是它整体平移半拍的副本；两者相或后，输出高 1.5 拍、低 1.5 拍，周期仍是 3 拍。

chip-design/intermediate/clock-divider-design.md D2 示意图

代价要清楚：输出同时由上升沿、下降沿两套触发器决定，下游对 clk_div 的高低电平宽度变得敏感，综合和 STA 要同时检查两条沿路径；而且这是个真·新时钟域，与原时钟域交互必须做同步。所以工程上有个务实判断：下游若不是非要 50% 时钟不可，就别做奇数分频时钟——让计数器直接产生一个一拍宽的脉冲，占空比 1/N，电路简单一个量级。

四、绝不要用计数器输出直接与门砍时钟 ​

新手常见写法是把计数器译码信号和 clk 接一个与门：gclk = clk & en，想让外设停的时候关掉时钟省点电。看波形似乎可行，实际 RTL 里的 en 是由触发器输出、经布线到达与门的普通数据信号，它和 clk 沿之间没有任何相位保证。en 只要恰好在 clk 为高的窗口中间跳变，与门输出就被砍出一个宽度任意的窄脉冲——下游触发器可能被这个伪沿触发一次，也可能不触发，取决于当时的电压、温度和工艺角。这就是典型的时钟毛刺（glitch），而且是那种仿真偶尔能看到、量产现场偶发难复现的问题。

正确的省电关时钟要用专门的集成门控单元 ICG（Integrated Clock Gating）：它内部用一个低电平透明锁存器在 clk 低电平期间采样 en，保证门控选择只在 clk 为低时改变，输出时钟的沿永远完整。RTL 里通常不手例化，写「该寄存器的输入保持不变」，综合器在工具设置打开时自动插入 ICG，写法和约束见综合属性与时钟门控；手工在多个时钟间切换则要照无毛刺时钟切换的握手机制做。

直观算一笔功耗账：一个触发器即使输出保持不变，时钟沿每来一次，内部反相器仍在翻转充放电，时钟网络功耗占整颗数字芯片三到五成并不稀奇。关掉闲置模块的时钟是省功耗最直接的手段，这也是 ICG 存在的理由——但它的粒度是模块级、由电源管理逻辑统一调度，和在 RTL 里随手拿与门砍时钟完全是两个层面的事。

但更多数场景，你根本不需要关时钟或造时钟——clock enable（时钟使能）才是首选：时钟照常进每个触发器，用计数器产生一个每 N 拍拉高一次的 tick，把动作挂在 tick 有效的那一拍。

verilog
module ce_divider #(parameter N = 3) (
    input  logic clk,
    input  logic rst_n,
    output logic tick        // 每 N 个 clk 周期高 1 拍
);
  logic [$clog2(N)-1:0] cnt;
  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      cnt  <= '0;
      tick <= 1'b0;
    end else begin
      cnt  <= (cnt == N-1) ? '0 : cnt + 1'b1;
      tick <= (cnt == N-1);          // 寄存器输出，无组合毛刺
    end
  end
endmodule

// 下游用法：同一个 clk，动作只在 tick 拍发生
always_ff @(posedge clk or negedge rst_n)
  if (!rst_n) data <= '0;
  else if (tick) data <= next_data;

先把 clock enable 和 ICG 门控这两条合法路线的结构与相位关系画在一起，再和错误的与门路径对照。读这张图抓住两个相位事实：tick 由寄存器输出，它的跳变只发生在 clk 上升沿之后的一个 clk-to-Q 延迟处，落在 clk 低电平附近、远离任何时钟沿；ICG 内部的低电平透明锁存器只在 clk 为低期间对 en 透明，所以 en 的变化被「寄存」到 clk 低电平窗口才放行，输出 gclk 的每一个沿都是 clk 本身的完整沿。两条路线的时钟脚拿到的都是无缺口波形，区别只在 tick 方案时钟从不停、ICG 方案整段时钟被干净地关掉。

chip-design/intermediate/clock-divider-design.md D2 示意图

图中蓝色节点是「对齐相位」的关键动作（寄存器输出、低电平锁存），绿色节点是两条路线各自交给下游的干净结果，灰色是上游产生信号的普通逻辑。接下来再看错误的与门路径作对照。

下图对比两条路径。左边与门方案把数据信号接到了时钟通道上，毛刺直达触发器时钟脚；右边 tick 走的是数据通道、接在使能端，时钟脚拿到的永远是干净的原时钟，哪怕 tick 晚到或早到一拍，最坏结果只是动作延后一拍，绝不会多触发一次。

chip-design/intermediate/clock-divider-design.md D2 示意图

使能方案的好处是成串的：不产生新时钟域，没有 CDC（跨时钟域）问题；时钟树由工具统一长，时钟树上的节点该平衡的都平衡；STA 只分析一个时钟，不用补一堆约束；想暂停就拉低 tick，天然省功耗（触发器输入不翻转）。三种做法的取舍汇总在下表。

做法输出是什么时钟域毛刺风险约束/适用
分频计数器直接当 clk新频率时钟新增一个组合译码有风险，必须寄存输出需 create_generated_clock，非必要不用
clock enable（tick）同一时钟 + 周期使能不增加无，tick 是寄存器输出无需新约束，绝大多数 RTL 的首选
ICG 真门控可关断的原时钟原时钟域单元内部保证无毛刺为省电关时钟，由综合器插入
PLL/MMCM任意频率、相位新时钟域硬件保证精确频率或相位需求，见数字 PLL 基础

五、整数分频与小数/分数分频 ​

整数计数器只能给出 f_in/N（N 为整数）这一族频率。举个真实数字：27MHz 晶振想得到 12.288MHz（音频 I2S 常用频率），27/12.288 ≈ 2.1975，不是整数，任何整数计数器都做不到——要么换晶振，要么上 PLL。

小数分频（fractional divider） 的思路是在时间上「凑」：平均分频比是 M.f，就让分频器在 M 分频和 M+1 分频之间按比例快速切换，比如 2.2 分频用「五次里四次除 2、一次除 3」实现，长期平均频率精确等于 f_in/2.2。朴素切换会让边沿抖动呈周期性集中，输出时钟上带明显的分数杂散；实际芯片里都把切换序列交给Delta-Sigma（ΔΣ，增量求和）调制器整形，把量化噪声推到高频再由 PLL 环滤掉，这就是 fractional-N PLL 的核心。作为 RTL 设计者记住两条结论：其一，分数分频只解决「平均频率」，瞬时周期始终在抖，下游对逐周期抖动敏感时不能用；其二，分数分频几乎总是实现在 PLL 宏单元内部，不要自己用裸计数器去拼 M/M+1 切换再直接喂逻辑。

偶数分频奇数分频小数/分数分频
分频比偶数 N奇数 NM + k/2^W
50% 占空比计数器翻转天然得到必须双沿寄存器相或取决于 PLL/电路实现
最小电路一个计数器两套沿寄存器 + 或门双模分频器 + ΔΣ 调制器
频率精度精确精确平均精确、瞬时有抖动
典型实现RTL 计数器RTL 计数器PLL 宏单元内部

六、复位、glitch 与综合时序注意 ​

最后收拢一批工程上必须做对的细节。

复位释放要干净。 分频器普遍用异步复位，但异步复位的撤销时刻如果落在时钟沿附近，计数器可能进入亚稳态、不同触发器还可能退出复位的时刻不一致，整个芯片只有分频器处在这种「一错就全站错」的位置。标准做法是复位释放经过复位同步器（两级触发器），让撤销动作对齐到时钟沿。同时给计数器和输出寄存器确定的初值，避免复位释放后输出先冒出半个异常周期。

输出一律寄存器化。 任何 assign gclk = clk & (cnt==x) 式的组合译码都不许碰时钟通道；比较结果先打进触发器再使用。需要在多个时钟或分频输出间切换时，照无毛刺时钟切换做完整握手，不要用裸多路器。

SDC 必须补生成时钟约束。 一旦确实让分频时钟进了时钟树，就要写 create_generated_clock -divide_by N 指明它与源时钟的关系，否则 STA 工具不认这个时钟：要么该路径完全不检查（默认路径），要么按不可控的情况报错。时钟树综合也要知道这路时钟的存在，才能给它独立的分支和平衡，原理见时钟树综合。走 clock enable 路线则这两条全省。

综合检查点。 综合后扫一眼报告里有没有自动插入的 ICG、计数器位宽是否如预期、分频输出网络是否被工具识别成时钟而不是普通数据；不要在分频器输出上再加任何组合逻辑（反相器选沿除外），任何组合加工都可能制造窄脉冲。对奇数分频还要确认下游单元的最小高/低脉宽检查（min pulse width）是开着的——1.5 拍的电平在高频率下余量并不大。

CDC 一个域都不能漏。 分频时钟虽然和源时钟同源，但只要下游逻辑同时被两个时钟驱动、信号又在两域之间直接传递，CDC 检查就不能省。同源分频的相位关系固定，理论上可以靠静态时序证明安全，但前提是约束完整、工具按同步时钟处理；任何一条约束漏掉，工具不是按异步域误报一堆伪路径，就是干脆漏检。拿不准时最省心的还是退回 clock enable 方案：信号始终在同一个时钟沿更新，根本没有域可跨。

这一篇在知识体系里的位置 ​

本篇属于芯片设计进阶层，回答「一个时钟源怎么变出全芯片需要的频率节奏，以及为什么大多数时候不该真的去变时钟」。向前读，模 N 计数的入门实现见二进制分频与时钟使能；横向配套，省电关断的工具链在综合属性与时钟门控，多时钟切换看无毛刺时钟切换，时钟进了树之后怎么长见时钟树综合，精确频率与相位最终都要回到数字 PLL 基础。跨域通信、CDC 检查清单和复位策略则是这条线向后的专题。

总结 ​

一句话总结：时钟分频的 N 决定频率、翻转方式决定占空比——偶数分频计数器到 N/2−1 翻转即白得 50% 占空比，奇数分频因为半拍落在两个沿之间，必须用上升沿、下降沿两套寄存器各翻转再相或才能合成 50%；任何由计数器译码直接与门砍出来的时钟都是毛刺陷阱，省电关断只能交给 ICG，而 RTL 里 90% 的需求根本不该造新时钟：保持原时钟、用每 N 拍一拍的 clock enable 控制动作，不增加时钟域、免 CDC、免额外约束；整数分频只能给出 f_in/N，任意平均频率要靠 M/M+1 切换加 ΔΣ 整形的小数分频（几乎总在 PLL 内部实现），确需分频时钟时复位释放要同步、输出要寄存、SDC 必须写 create_generated_clock 并让时钟树与 STA 都认识它。