PMIC 入门：电源管理芯片、多路 DC-DC/LDO 和上下电时序
更新时间：2026-09-15。本文是「集成电路大类 · 低功耗设计与验证」入门层系统篇第 26 篇。前一篇 SoC 电源架构里，片外那个「多路供电、还懂时序」的盒子就是本文主角 PMIC（Power Management IC）。手机、平板、相机里凡是有电池的设备，几乎都有一颗甚至多颗 PMIC。理解它，才能把「芯片省电」和「整机省电」接起来。系统地图见低功耗导读。
本文要回答的问题
- 电池电压和芯片需要的电压差那么多，中间是谁在变魔术？
- DC-DC（buck）和 LDO 都能降压，为什么板子上两种都有？
- 一颗 PMIC 为什么要拉出十几路电源轨？
- 上电时各路电源为什么要排队，排错了会怎样？
- 待机时明明没干活，电是谁漏掉的？
一、电源树：从电池到每一个晶体管
电源树（power tree）是硬件原理图里第一张要画的图：一路电池输入，分叉成许多电源轨（rail），每一轨有自己的电压、最大电流、精度、噪声和上电顺序要求。系统功耗在很大程度上由这棵树的「变换效率」决定——电池给出的能量，有一部分永远损耗在变换途中。
二、两大主力：buck 与 LDO
| 对比项 | Buck（开关电源/DC-DC） | LDO（线性稳压器） |
|---|---|---|
| 原理 | 开关管高速通断 + 电感/电容储能滤波 | 调整管工作在线性区，像可调电阻一样「扛掉」压差 |
| 效率 | 高，通常 85%~95%，与压差关系小 | 近似 Vout/Vin，压差越大越低 |
| 纹波/噪声 | 有开关纹波，需仔细滤波 | 输出干净，适合 PLL、ADC、射频 |
| 外设 | 需要电感、大电容，占板面积大 | 只要小电容，便宜、简单 |
| 适合 | 大电流、大压差的核压、内存轨 | 小电流、对噪声敏感的模拟电路 |
算一笔 LDO 的账：把 3.3V 线性降到 1.0V 给一个吃 200mA 的小模块，效率约 1.0/3.3 ≈ 30%。输出有用功率 1.0V×0.2A=0.2W，而 LDO 自身发热 (3.3−1.0)×0.2=0.46W——三分之二的电变成了热量。换成 buck（效率 90%），电池侧只需输出约 0.22W，损耗只有 0.02W。所以大电流、大压差的轨几乎必须用 buck；LDO 只在「电流小、压差小或要干净电源」时才划算。
反过来，小压差时 LDO 也可以很高效：1.2V→1.0V、20mA 时效率约 83%，且没有开关噪声。工程上常见做法是 buck 先粗降到 1.2V 左右，再用 LDO 给敏感模拟块细降到 1.0V，兼顾效率与噪声。
三、动态调压：PMIC 也是 DVFS 的执行者
DVFS讲过芯片要随负载改变电压频率，但「改电压」这个动作不是芯片自己变出来的：SoC 里的电源管理单元通过 I²C/SPI 或专用串行调压接口（SVI）向 PMIC 写寄存器，PMIC 调整 buck 的反馈/参考电压，电源轨再以一定斜率（slew rate，比如每微秒几毫伏）滑到新值。
- 电压不能突变：大轨上有大量去耦电容，Q=CV，变化太快要灌入/抽出很大电流。
- 频率切换必须等电压到位（power-good 握手）：先升压再升频、先降频再降压，否则低压下跑高频会时序违规。
- 更先进的还有 AVS（自适应电压调节）：芯片按硅片实际快慢（芯片间有工艺离散）向 PMIC 请求「刚好够用」的电压，比统一保守定压更省。
四、静态电流：待机时长的隐形对手
PMIC 自己在「没给负载供电」时也要工作：要维持参考电压、跑内部振荡器、监听 I²C。这部分电流叫静态电流 Iq（quiescent current）。现代手机 PMIC 在轻载待机模式下 Iq 可做到十几到几十微安，但廉价或设计不当的电源树里，一颗 LDO 的 Iq 就可能有上百微安。
用电池与能量预算的口径算：一颗纽扣电池容量约 200mAh，若电源树待机 Iq 合计 50µA，光「管子自己醒着」就能撑 200mAh÷0.05mA = 4000 小时≈167 天；如果 Iq 做到 5µA，就变成约 4.5 年。这就是为什么低功耗 PMIC 都在卷轻载效率和 Iq，且 buck 在轻载会自动从 PWM 切到省电的 PFM（脉冲频率调制）模式，代价是纹波变大、对噪声敏感的轨不能乱切。
五、上下电时序：排队是为了不闩锁、不受伤
芯片内部不同部分对「何时该有电」很敏感，因此多轨系统必须遵守严格的**上电时序（power-up sequence）**和对称的下电时序，由 PMIC 的状态机或 SoC 的 PMU 统筹：
为什么这么讲究？两个经典失效机理：
- 通过 ESD 保护二极管倒灌（power sequencing back-feed）：若 I/O 电源先于内核电源建立，引脚上的高电平会经内部保护结构向还没上电的核压网络「倒灌」电流，可能把核压电得半高，导致内部三管同时导通、接口抖动甚至启动死锁。很多芯片要求「内核先于、或同时于 I/O」上电。
- 闩锁（latch-up）：CMOS 里寄生的可控硅结构在电压顺序异常、引脚过驱时可能被触发，形成电源到地的低阻通路，轻则逻辑错乱，重则过流烧毁。合规时序和适当的钳位能避免把寄生器件「点着」。
此外还有复位次序：所有电源轨稳定、各自电源好（PG/ready）有效之后，才允许释放全局复位并启动时钟。PMIC 通常提供可编程的使能链（EN1→EN2…）和电源好汇总引脚；复杂系统则让 SoC PMU 通过 GPIO/I²C 一步步指挥 PMIC，把电压、时序、复位全部纳入软件可见的状态机。
六、除了供电，PMIC 还顺手管了什么
现代 PMIC（或手机里的 PMIC 组合）往往是一颗「模拟大管家」，常见集成功能：
- 充电器（charger）：管理 USB/无线输入，做恒流-恒压（CC-CV）锂电充电、输入电流限制。
- 电量计（fuel gauge / gas gauge）：通过库仑计和电池电压估算剩余电量（衔接电池与能量预算）。
- 保护：过压、欠压锁死（UVLO）、过流、过温关断。
- 多路复用与按键/复位管理、实时时钟、备用电池切换。
- 给外设供电的负载开关（load switch）：不常用的传感器、卡槽由独立小开关彻底断电，省它们的待机漏电。
在多芯片平台上还会有配套的 SPMI/I²C 总线让应用处理器、调制解调器、嵌入式控制器都能请求电压和电源状态。系统电源状态（睡眠/深度睡眠）最终就是这些请求汇总后，由 PMU 翻译成「哪几路 buck 进入低静态模式、哪几路负载开关断开」的具体动作。
七、选型与看 datasheet 时关注什么
| 指标 | 为什么重要 |
|---|---|
| 每路效率曲线（满载/轻载） | 决定真实续航，尤其要看你实际负载点，不只是峰值 |
| 静态电流 Iq | 决定待机/深睡寿命，µA 级差异在纽扣设备上是数量级差别 |
| 输出电压范围与调压步进、斜率 | 决定能不能配合 DVFS/AVS，电压过渡多快 |
| 路数与最大电流 | 要与 SoC 电源树的轨数和峰值电流匹配并留裕量 |
| 时序可编程性 | 能否满足 SoC datasheet 的上电顺序与复位要求 |
| 纹波/PSRR/噪声 | 喂射频、PLL、ADC 的轨必须够干净 |
| 结温与散热 | LDO 的损耗和 buck 开关损耗最终都变成热 |
常见误区与直觉
- 误区：选了高效 buck，待机就一定省。 待机时负载是 µA 级，buck 控制电路自身的 Iq 可能比负载还大；此时低 Iq 的 LDO 或让 buck 进入 PFM/突发模式才省，很多 PMIC 深睡时干脆关掉大 buck，只留一条 nano-power 轨。
- 误区：电压越低越省电，所以让 PMIC 尽量压低。 电压必须配合电压与频率约束，低到临界路径不够就出错；AVS 的意义是「在该频率下恰好够」，不是无脑压低。
- 误区：上电偶发异常是软件 bug。 先拿示波器/电源分析仪（下一篇《功耗怎么测》会讲工具）核对多路时序和电源好，再查软件。
- 误区：板子能跑就不用管电源完整性。 大电流轨的走线阻抗和去耦不足会造成局部欠压，那是 IR-Drop和封装/板级 SI/PI（可参考封装与信号/电源完整性）的话题。
八、电源树设计实例：从需求到轨数
用一个简化 IoT 摄像头模块演示 PMIC 选型思路：
- 列负载：SoC 核压（0.7~0.9V 可调、峰值 600mA）、SoC 周边/存储（1.1V、200mA）、DDR（1.35V、300mA）、图像传感器与 PLL（2.8V/1.8V 模拟、共 50mA、要求低噪）、I/O（3.3V、100mA）。
- 定拓扑：核压用支持 AVS 的高效 buck（大电流大压差）；DDR/存储用通用 buck；PLL/模拟用 LDO 从一条较干净的中间轨细降，保证 PSRR；3.3V I/O 若电流小可用 LDO，否则仍上 buck。
- 核静态账：深睡时 SoC 只留 AON 约 30µA + 传感器待机 10µA，要求电源树此状态总 Iq 低于 10µA 级——主 buck 进 PFM 或关掉，只留 nano-power 待机轨喂 AON。
- 时序约束：照 SoC datasheet 排 EN 链，核压/存储稳定后释放复位；摄像头 MIPI PHY 的上电次序单独遵守其手册。
- 热预算：核压 buck 在 0.8V/600mA 下输入 3.7V、效率 90%，损耗约 Pout×(1/η−1)=0.48W×0.11≈0.05W，封装散得掉；若误用 LDO，损耗 (3.7−0.8)×0.6≈1.74W，板子直接烫手。
这个例子展示了电源树设计的本质：按「电压×电流×噪声×模式」四元组给每一路负载选择变换方式，并保证没有一个睡眠场景被某条常开的低效支路拖垮。
九、PMIC 与 SoC 之间的协商总线
除了简单的 EN/PG 握手，复杂平台用串行协议让软件精细控电，入门者常听到的几个名字：
- I²C/SPI 寄存器控制：通用、慢，适合模式切换、读状态（毫秒级）。
- SVI/AVS 类专用调压总线：CPU 侧电源管理单元按每相电流和硅片速度直接「要电压」，PMIC 逐毫伏调节，适合 DVFS 快速跳档。
- SPMI（电源管理总线，移动平台常见）：把多个电源管理器件挂在同一总线上，支持时序协调和诊断。
- GPIO 模式脚： deepest sleep 等紧急模式常用硬件直连线，保证哪怕软件挂了也能按硬件状态机安全下电。
一个容易忽视的点是调压请求的往返延迟：governor 决定升频后，要等「总线发命令→PMIC 斜升→电源好」整条链完成才能真的切频率（见CPU 电源管理的 residency 讨论）。这条延迟决定了调频策略能做多激进——电压爬升太慢，短时突发就来不及受益。
十、给入门者的记忆锚点
- buck 靠「开关+电感」省着换电，LDO 靠「扛压差」换干净：大压差大电流找 buck，敏感小电流找 LDO。
- LDO 效率看 Vout/Vin；buck 效率要看你真实负载点，不只是数据手册峰值。
- 待机寿命由 Iq 决定，微安之争就是续航之争。
- 多路电源必须按时序排队，乱序会倒灌、闩锁。
- DVFS 的「V」最终是 PMIC 动的手，而且电压只能以有限斜率改变。
十一、延伸：充电与电池侧的能耗观
PMIC/配套充电 IC 还决定「能量进电池」这一段的效率与安全，做整机预算时不能只算放电侧：
- 充电损耗：开关充电在大电流下效率约 90% 以上，线性充电方案便宜但发热大；无线充电因线圈耦合效率（常 70%~85%）额外产生热量，发热又迫使降速。
- 库仑计误差：剩余电量靠「测充入放出电荷 + 电池模型」估计，自放电、老化和低温都会带来误差；OS 显示的续航百分比本质是模型推测，与本文讲的能量积分是同一数学，只是噪声更多。
- 输入功率限制：USB 口有电流上限，边用边充时系统要在「喂负载」和「充电池」之间分配功率，这也是热限策略的一部分（热约束见功耗与发热）。
理解这些之后再看手机充电时发烫、冬天电量「跳水」、电量百分比突然重标定，就知道它们大多是 PMIC/电池模型的物理行为，而不是软件显示 bug。最后记住，电源树上任何一个变换器的轻载效率，都可能成为整条产品线续航口碑的瓶颈，选型时务必拿真实占空比负载去逐路核算，而不是只对数据手册上的满载效率表。
这一篇在知识体系里的位置
- 上游：SoC 电源架构给出「常开岛＋可关域」的片内版图并指定谁来发号施令；DVFS、电压与频率解释为什么要动态调压。
- 本片：PMIC 负责把电池能量高效、干净、按时序地变成各路电源轨，并执行调压和保护。
- 下游：IR-Drop 直觉与《电源网络直觉》接着讲片内/板上把电送到每个管子的「最后一毫米」；《功耗怎么测》用电源分析仪和电流探头实际检验电源树；漏电与工艺解释关电为什么省；系统侧的待机睡眠、MCU 低功耗最终都要落到 PMIC 的模式切换上。
一句话收口：电池给的是能量，芯片要的是「合适电压下的功率」；PMIC 就是中间那个既要高效率、又要低噪声、还要懂时序和守规矩的转换器——它自身的静态电流，往往决定了产品的待机下限。
总结
PMIC 是电池与 SoC 之间的供电管家：大电流大压差的轨必须用高效 buck（85~95%），小电流、敏感模拟轨用输出干净的 LDO（效率≈Vout/Vin，大压差时三分之二的电变成热），工程上常 buck 粗降再 LDO 细降兼顾两者；它还是 DVFS 的实际执行者，通过 I²C/SVI/SPMI 按有限斜率调压并严格遵守 power-good 握手和上下电时序以防倒灌、闩锁。选型关键是真实负载点的效率曲线、决定待机寿命的 Iq、调压步进与时序可编程性，深睡时常关大 buck 只留 nano-power 轨。