封装电源完整性 去耦：从 die 看供电网络，三级电容怎样凑出目标阻抗
更新时间：2026-09-25。封装基板 中介层拆解了 die 到 PCB 的物理层级，芯片功耗签核：IR Drop 与电迁移分析的是芯片内部的直流压降。这一篇把视角换成「站在 die 上往外看」：当百万个触发器在同一个时钟沿翻转、电流在亚纳秒内跳起数安培时，稳压源远在十几厘米之外，真正给 die 续命的是分布在芯片、封装、PCB 三级的电容。怎样配置这些电容、封装和过孔的电感如何决定频段分工，就是封装电源完整性（Power Integrity，PI）与去耦（decoupling）设计的主题。协同设计的工程视角可继续读封装基板与 PCB 协同设计。
本文要回答的问题
- die 翻转瞬间电流可以在亚纳秒内跳起数安培，远端的稳压源根本来不及响应，这时候谁在供电？
- 目标阻抗 Ztarget 是什么？为什么电源网络要按「阻抗」而不是「直流电阻」来设计？
- 片上电容、封装电容、PCB 电容各自的典型容值是多少？为什么谁也替代不了谁？
- 电容有自谐振频率，超过之后反而变成电感——三级电容的频段怎样拼合才能不出现阻抗缺口？
- di/dt 噪声、电源弹（power bounce）、地弹（ground bounce）和 SSO 噪声是什么关系？过孔和凸点的 pH 级电感为什么是关键？
一、目标阻抗：把纹波要求翻译成一条阻抗线
先给一个具体场景。一颗数字芯片核心电压 Vdd = 0.75V，工艺库要求任何时刻电源上的纹波不超过额定值的 3%，即允许的电压波动 ΔV = 0.75 × 3% = 22.5mV。芯片从空闲跳到满载，瞬态电流变化量 ΔI = 8A。那么从 die 焊盘看进去，整条供电网络（Power Distribution Network，PDN）在这个瞬态事件对应的频段上，阻抗必须满足：
Ztarget = ΔV / ΔI = (纹波容限 × Vdd) / ΔI = 22.5mV / 8A ≈ 2.8mΩ
这就是目标阻抗（target impedance）法：把一个时序与可靠性问题（电压跌到多少逻辑会出错）翻译成一个网络综合问题（在关心的频段内把 |Z(f)| 压在一条水平线以下）。要注意三点：第一，2.8mΩ 是交流阻抗不是直流电阻，直流 IR drop 只占其中一部分，大头是瞬态电流在电感上激起的压降 V = L·di/dt；第二，目标阻抗是分频段的——低频大电流事件（毫秒级负载跃升）和高频事件（时钟沿级的电荷抽取）由不同元件负责，所以严格的 Ztarget 常按频段画成阶梯而非一条平线；第三，8A 的跳变在先进大芯片上并不夸张，AI 加速器封装级别 ΔI 可达上百安培，Ztarget 被压到亚毫欧，这也是高端封装必须放大量片上与封装电容的原因。
为什么稳压源不能直接保证这 2.8mΩ？因为它不在现场。直流稳压器（DC-DC 或 LDO，工作原理可参考片上 LDO 与 DC-DC）装在 PCB 上，距离 die 十几厘米，中间隔着 PCB 平面、过孔、BGA 焊球、封装基板平面和 C4 凸点。电磁波在介质中约每 6ps 走 1mm，die 在 100ps 内抽走的电荷，等远端稳压器「知道」并响应，至少是纳秒以后的事。在这段空窗里，die 用的只能是沿途电容事先存好的电荷。去耦设计的本质，就是在稳压器响应到达之前的每个时间尺度上，都有一个足够近、阻抗足够低的电容顶上。
二、三级供电网络：电荷仓库按距离分层
从 die 向外，PDN 是三级结构，每一级都包含「平面/导体 + 电容 + 串联电感」。
三级的分工可以用「仓库」来理解。片上电容是流水线旁边的料盒：容量最小但伸手就够，电荷走金属层和电源轨，回路电感只有几个 pH，专门应付时钟沿之间（皮秒到几百皮秒）的电荷抽取。封装电容是车间里的中转仓：装在基板顶面或底面（land-side capacitor，LSC，放在 die 正下方基板背面），也有做进基板介质层的嵌入式电容（embedded capacitor），经过凸点和基板平面到 die 的回路电感约几十 pH，负责几百皮秒到几纳秒、几十到几百 MHz 的补给。PCB 电容是厂区大库：MLCC（Multi-Layer Ceramic Capacitor，多层陶瓷电容）阵列配合电解或聚合物大容量电容，经 BGA 焊球和过孔上封装，回路电感几百 pH 到 nH 级，负责 MHz 及更低频段；最慢的毫秒级负载变化才由稳压源自己调整。
再补两个容易被忽略的工程细节。其一，嵌入式电容利用基板内高介电常数介质薄膜，电源地平面本身就是电容，介质厚度可做到 10μm 上下，单位面积容值数 nF/cm² 且没有分立焊料连接，接入电感比分立 LSC 更低；它牺牲的是容值上限和工艺成本。其二，凸点数量是封装 PI 的硬约束：高端芯片电源与地凸点常占到全部凸点的三分之一到一半，且按「信号凸点夹在电源地对之间」的棋盘格排布，让每一股信号回流旁边都有低电感的地。凸点节距和数量在封装定义阶段就要和 PI 预算一起冻结，后期几乎没有补救空间。
关键概念是封装电感分割频段：每两级之间串联的那段电感（凸点对、焊球加过孔），天然把系统隔成不同的时间常数。封装电感不是纯粹的坏事——正是它让近处的封装电容先响应、远处 PCB 上的电容不被高频电流反复驱动；但它也意味着，如果某一级电容缺位或频段没盖住，阻抗缺口无法被相邻级补上，因为电感在那个频段已经把通路「掐细」了。
三、真实电容的自谐振：频段必须互补而不是堆数量
一个真实电容的模型是 C 串联 ESL（Equivalent Series Inductance，等效串联电感）和 ESR（等效串联电阻）。容抗 1/(2πfC) 随频率下降，感抗 2πf·ESL 随频率上升，两者相等的频率就是自谐振频率 SRF = 1/(2π√(LC))：SRF 以下它是电容，SRF 处阻抗最低（只剩 ESR），SRF 以上它反而呈现感性、不再去耦。大容量电容往往封装也大、ESL 高，自谐振反而低——所以「大容量」和「高频」不可兼得，这正是需要多容值、多位置搭配的原因。
| 电容层级 | 典型位置 | 典型容值 | 回路/安装电感 | 自谐振量级 | 主要负责频段 |
|---|---|---|---|---|---|
| 片上电容 | die 内电源轨之间（MOM/MOS 加 decoupling cell） | 每平方毫米数 nF，全片数十至数百 nF | 1~5 pH | 数百 MHz~GHz | 100MHz 以上至数 GHz |
| 封装电容 | die 旁基板、底面 LSC、嵌入式电容 | 0.1~1μF（阵列合计数 μF） | 20~100 pH | 20~100MHz | 10MHz~数百 MHz |
| PCB MLCC | BGA 焊球周围电源/地平面间 | 0.1~100μF，0201/0402 小封装 | 0.3~1nH（含过孔） | 1~10MHz | 数百 kHz~数十 MHz |
| 大容量电容 | VRM 输出端 | 100~470μF（聚合物/电解） | 数 nH | 数百 kHz | 稳压源环路到 MHz |
| 稳压源 VRM | PCB 上 | — | 环路电感 + 有限带宽 | — | DC ~ 数百 kHz |
配置的目标是让图上三级电容的低阻抗「谷底」首尾相接，把全频段 |Z(f)| 都压在 Ztarget 线以下。
MLCC 还有一个直流偏置降额（DC bias derating）的坑，实际做预算时必须计入。高介电常数瓷料（X7R/X5R，Y5V 更甚）在直流偏压下介电常数大幅跌落，0402 封装的 10μF 电容在 1V 偏压下有效容值可能只剩标称值的 30%~50%，封装越小、额定电压越接近工作电压，跌得越狠。所以选型时不能只看数据手册首页的标称容值，要看厂商提供的偏压曲线，并在仿真里用有效容值；必要时选额定电压高一档的型号或用 C0G/NP0 这类温度与偏压稳定但容值做不大的介质承担最高频段。此外多个电容并联虽然压低总电感，但不同容值、不同 SRF 的电容并联时，一个的感性区和另一个的容性区会形成并联谐振，在交叠频段顶出一个反谐振高阻峰——谷底要交叠，反谐振峰却不能越过 Ztarget，这正是 PDN 扫频仿真必须逐段检查曲线形状而不是只数电容个数的原因。
这就是业界反复强调「频段互补」而不是「总容值够就行」的原因：100 个同容值 MLCC 的 SRF 相同，缺口照样存在；正确做法是大、中、小容值搭配，相邻容值比通常取约 10 倍以内，让各自的谷底交叠。小封装（0201）、多个电容并联、电源/地过孔就近成对打在焊盘旁，都是为了压低安装电感、把谷底向高频推。片上电容则要尽量均匀撒在负载单元之间（decap cell 拥塞布线），因为在 GHz 频段，几毫米电源轨本身的电感就足以让远处的片上电容失效——频段分工的逻辑在芯片内部同样成立。
四、di/dt、回路电感与电源弹地弹
瞬态噪声的物理公式只有一个：Vnoise = Lloop × di/dt。把数字代进去就知道 pH 级电感为什么不能忽视：一个封装级事件，电流在 1ns 内变化 10A，凸点对加封装平面的等效回路电感若为 50pH，则噪声电压 = 50×10⁻¹² × (10/10⁻⁹) = 0.5V——这比 0.75V 电源的允许纹波大一个数量级。真实系统靠的是海量电源/地凸点并联把总电感摊薄，以及片上电容在最初几百皮秒先扛住一大部分 di/dt，但这个数量级计算说明了设计预算从何而来。
回路电感（loop inductance）指电流从电源平面流出、经过负载、再从地平面返回所围成环路的总电感。环路面积越大电感越高，所以 PI 设计追求电源与地平面（或凸点、过孔）紧邻成对：相邻 C4 凸点中电源、地交错排布，PCB 上过孔成对打且共用反焊盘，都是为了让去程和回程电流方向相反、磁场互相抵消。平面之间的介质越薄， spreading inductance（扩散电感，电流从过孔扩散到整片平面所付出的电感）越低——薄介质基板与嵌入式电容的优势就在这里。
过孔几何值得单独看一眼。PCB 上一个信号过孔从顶层穿过全部平面层，电源/地平面上为它让出的反焊盘（anti-pad）开孔会切断平面、迫使回流绕道；而电源过孔与地过孔若能并排打、间距压到 1mm 以内，两者互感使等效回路电感比单孔显著下降，工程上常见的做法是在每个 BGA 电源球旁配一个紧邻的地过孔，并在去耦电容焊盘两端各打 2 个以上过孔并联。封装基板内激光盲孔的情形类似，叠孔比错孔路径短、电感低，这也是高端 PDN 设计偏好叠孔的原因之一。另外，地弹的大小取决于芯片内部参考点和板级参考点之间的实际电位差，因此芯片的地凸点绝不能只按直流载流量配置——在高频瞬态里，地凸点数量直接决定返回路径的并联电感。
由此产生两种观测上对称的噪声：**电源弹（power bounce）**是电源轨相对于理想 Vdd 的瞬时上冲/下跌，**地弹（ground bounce）**是芯片内部地相对于板级地的瞬时抬升。对 die 内的逻辑而言，真正决定器件能否可靠翻转的是两者之差，即电源-地之间的压降噪声。地弹尤其麻烦：内部地抬高后，输出为低的驱动器对外会呈现一个正电压毛刺，这个毛刺不经过任何信号路径就直接出现在管脚上。散热与电源问题在封装里还经常耦合，大电流区域往往也是热点，可结合封装热阻：结温、壳温与热阻网络一起看。
五、SSO 噪声：几百个输出同时跳的叠加效应
SSO（Simultaneous Switching Output，同时开关输出）噪声是地弹在 I/O 场景的专门形态。考虑一个存储器接口，256 个数据输出在同一时钟沿从 0 翻到 1，每个输出的输出级要在约 1ns 内对负载电容灌入约 10mA，则总电流阶跃 ΔI ≈ 2.56A。这股电流全部要从封装的电源/地凸点和返回路径上索取，若返回路径的等效电感为 0.2nH（返回电流往往集中在少数地凸点上，电感比分摊后的电源路径更难摊薄），地弹约为 0.2×10⁻⁹ × 2.56/10⁻⁹ ≈ 0.5V——直接吃掉大半接口噪声预算。
SSO 的可怕之处在于它是「自己干扰自己」：受害者不是高频模拟电路，而是同一总线上此刻不翻转、本该保持 0 或 1 的安静输出，它们被公共返回电感上的地弹拖着上下跳动；在接收端，这个毛刺与信号串扰、码间干扰叠加，可能把采样眼图闭合。工程上的对策围绕三个方向：降低回路电感（增加电源/地凸点比例、I/O 列中电源地对均匀穿插、片上 I/O 旁专放去耦电容）；降低单位 di/dt（控制输出驱动压摆率 slew rate、片上端接、加可配置驱动强度）；以及协议层错峰（时钟分组、读写间隔、数据总线翻转编码）。芯片内部核心域的 SSO 问题更隐蔽——时钟树同相翻转会在电源上激起与时钟同频的周期性纹波，所以大规模时钟网常做反相平衡或加去耦簇。
六、落地：从目标阻抗到仿真签核
把前面内容收成一套可执行的设计顺序。第一步定预算：按 Vdd、纹波容限和各域 ΔI 算出分频段 Ztarget，核心域与 I/O 域分别给数。第二步盘电感：根据封装类型数出电源/地凸点数量和 BGA 球数，估算凸点对、焊球过孔、平面扩散各段回路电感——这决定了每一级电容必须在多低的电感下接入。第三步配电容：片上电容按负载密度均匀铺设、占用一定比例的金属资源；封装级优先用 die 正下方的 LSC 或嵌入式电容把几十 pH 的接入路径用足；PCB 上以小封装 MLCC 多容值交错、围绕焊球阵列布置，过孔成对且尽量短；VRM 端配大容量电容。
验证靠分尺度仿真：芯片侧做电源网的瞬态 IR drop 分析（见芯片功耗签核）；封装与板级提取 S 参数或宽带 SPICE 模型，在 VRM 到 die 的完整 PDN 上扫频，确认 |Z(f)| 全频段低于 Ztarget、没有并联谐振峰（平面电感与电容谐振形成的高阻峰往往比谷底更致命）；再用最坏激励向量做瞬态仿真，量电源弹、地弹与 SSO 眼图。实测阶段则用电源轨上的片上示波器（on-die scope）或板级探头抓上电与负载阶跃响应。封装、PCB、稳压器三方的参数必须一起收敛，流程见封装基板与 PCB 协同设计，信号与电源的耦合可参考封装与信号完整性。
这一篇在知识体系里的位置
- 想理解封装基板、凸点、焊球这些物理结构本身 → 封装基板 中介层；
- 想看芯片内部电源网的直流压降与电迁移签核 → 芯片功耗签核：IR Drop 与电迁移；
- 想了解 PDN 上游稳压器的工作原理 → 片上 LDO 与 DC-DC；
- 想看封装与板级参数怎样联合收敛 → 封装基板与 PCB 协同设计；
- 想看电源噪声与信号噪声的耦合视角 → 封装与信号完整性。
总结
封装电源完整性 去耦设计的核心是目标阻抗：Ztarget=(纹波容限×Vdd)/ΔI，典型核心域只有毫欧级；die 的瞬态电荷由三级电容按距离接力——片上 nF 级电容配数 pH 电感管 100MHz 以上、封装 LSC/嵌入式电容（0.1~1μF、几十 pH）管 10MHz 到数百 MHz、PCB 上 MLCC 与大容量电容（1~470μF、0.3nH 以上）管 MHz 以下，VRM 只管低频；各级电容按自谐振频段互补、被凸点对（20~50pH）和焊球过孔（0.2~0.5nH）等串联电感分割频段；V=L·di/dt 在 pH 级电感上仍可产生数百毫伏噪声，表现为电源弹、地弹与 SSO，最终靠多电源地对、就近成对过孔、分频段扫频仿真把全频段阻抗压在目标线以下。