OCV/AOCV/POCV：给门延迟留片上变化的余量
更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」**进阶层（intermediate）**数字逻辑第九十五篇。STA假设门延迟由库表精确给出，但同一片晶圆上相同门的延迟有随机涨落。时序签核必须证明：即使发射数据的触发器那边偏慢、接收那边偏快（或反过来），芯片仍能工作——这就是片上变化建模。
本文要回答的问题
- 同样设计做出来的两颗芯片、甚至同颗芯片上两个相同门，延迟为什么不一样？
- 片间变化和片上变化（OCV）有何区别，分别怎么覆盖？
- setup 为什么让发射路径变慢、捕获路径变快？hold 为什么相反？
- AOCV 的「逻辑越深、余量越小」依据是什么？POCV 又精确在哪？
- CPPR、LVF 是什么，签核在哪些角做？
一、两类工艺变化
- 片间/全局变化（die-to-die / global）：整片晶圆工艺、电压、温度使整颗芯片一起偏快或偏慢。这类由 PVT 角覆盖——慢角（ss/低 V/高温）做 setup、快角（ff/高 V/低温）做 hold（见 PVT 与门延迟、标准单元库）；
- 片上变化（on-chip variation）：同一颗 die 上，不同位置的门因局部随机掺杂涨落、局部电压、局部线宽而有的快有的慢。关键风险是一条时序路径两端的门可能一个偏慢、一个偏快，光选单一工艺角无法覆盖这种「内部不一致」。
二、OCV：用固定 derate 系数包住最坏组合
最朴素的 OCV：给门/线延迟乘一个集合级的降额系数 derate，人为构造最坏的快慢组合：
- setup 检查：让发射时钟和数据路径变慢（如 ×1.1）、捕获时钟路径变快（×0.9）——数据最晚到、捕获最早来，二者最不利；
- hold 检查相反：发射路径变快、捕获路径变慢——数据最早到、捕获最晚走，hold 最紧；
- 这样无需知道哪颗门真的慢，就用统一系数把统计不确定性包进去，签核保守、简单。
但固定 OCV 对整条路径所有门用同一系数过于悲观：既增加面积收敛压力，又不能反映「路径长短不同、平均效应不同」。它还对发射和捕获时钟的公共段重复计悲观（同一段时钟树既被调慢又被调快），需要 **CPPR（Clock Path Pessimism Removal，共同路径悲观去除）**把共享段的虚假差值补回来。
三、AOCV：按逻辑深度和距离查 derate
AOCV（Advanced OCV）认识到统计平均：一条数据路径上串联的门越多，各门随机快慢互相平均，总延迟的相对离散（σ/µ）越小；门在版图上距离越近，系统性相关越强、需要的随机余量也越小。因此 derate 不再是单一常数，而是按两个维度查库表：
- 逻辑深度（depth，级数）：深度越大、derate 越接近 1.0（余量可小）；
- 物理距离（distance）：越远、片上系统差越大、derate 越保守。
工具对每条路径的发射/捕获分别取对应深度和距离的系数，比平面 OCV 放松很多、更接近硅现实，是 28nm 以下主流签核法之一。难点是深度分析依赖时序窗口、计算量大。
四、POCV/SOCV：从单一系数到统计分布
更先进的 POCV（Parametric OCV，也称 SOCV，Statistical OCV）不再给「统一乘多少」，而是把每级门延迟建模为正态分布（均值 µ + 标准差 σ）：沿一条深度为 N 的路径，随机变差按 √N 累加（独立随机量），均值按 N 线性累加，所以路径越深相对波动越小——这正是 AOCV 查表背后的数学，但 POCV 直接在时序图上做统计传播，更精确地处理路径重收敛、不同深度混合等情况，系数不再随分析设置跳变。签核报告里会出现「某条路径在几个 σ 下仍满足 setup/hold」的说法。
**LVF（Library Variation Format）**进一步把「单元延迟分布随输出负载/输入转换变化」也建进库；先进节点还会把局部 IR-drop 引起的延迟变化和老化（BTI）折进 derate。
五、签核方法与工程要点
- 角与 OCV 叠加：在慢角（ss、低电压、高温）做 setup 并对发射慢/捕获快加 OCV，在快角（ff、高电压、低温）做 hold 并反向加 derate；现代用 MCMM 一次管理多个模式/角（见 MCMM）；
- setup 放松可降频/加插拍，hold 违例必须修（与周期无关、芯片出来才暴露），OCV 让 hold 尤其难，是后端插缓冲的主要原因（见 时序收敛）；
- 流程顺序：先平面 OCV 快速收敛 → AOCV/POCV 精确签核；derate 表/σ 由代工厂在库与技术文件提供，不能自己拍；
- 跨时钟域、多周期路径要正确约束，否则 OCV 误加在本就松的路径上造成假违例（见 CDC）。
与现有篇目的衔接
总结
一句话总结：OCV 时序签核处理的是「同一颗芯片上相同门的延迟因局部工艺涨落而有的快有的慢」这一硅现实，以区别于由 PVT 工艺角覆盖的整片芯片一起偏快偏慢的片间变化；最朴素的 OCV 给门延迟乘集合级固定降额系数，setup 时人为把发射时钟和数据路径调慢、捕获时钟调快构造最不利的迟到数据配早到捕获，hold 检查则反过来，再用 CPPR 去掉发射与捕获时钟公共段被重复施加的悲观；但固定系数对所有门一刀切过于悲观，AOCV 改为按路径逻辑深度和物理距离查表取 derate——串联门越多随机快慢越相互平均、距离越近相关性越强，所需余量越小；POCV/SOCV 更进一步把每级延迟建成均值加标准差的统计分布并在时序图上传播，利用独立随机变差按根号 N 累加、均值按 N 累加的规律精确刻画深路径波动更小，LVF 再把分布随负载和转换的变化建进库，先进节点还叠加局部压降和老化；实际签核在慢角做 setup、快角做 hold 并与 OCV 系数组合、用 MCMM 统一管理，流程上先用平面 OCV 快速收敛再用 AOCV/POCV 精确签收，所有 derate 和 σ 都来自代工厂库而非自行假设，且必须正确约束 CDC、多周期和假路径，避免把余量误加在本就宽松的路径上制造假违例。