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脉冲整形与同步：让又慢又脏的外部信号干净进数字域 ​

更新时间：2026-09-12。本文是「集成电路大类 · 芯片设计」入门层（beginner）数字逻辑基础第二十三篇。前面的电路都默认输入是「在时钟沿附近稳定、干净的 0/1」。但真实世界不是这样——这一篇看数字系统面对外部异步信号的第一道门。

本文要回答的问题 ​

  • 外部信号和系统时钟没对齐（异步），直接采会怎样？为什么输入第一级总要先打拍？
  • 怎么从一个电平里提取「它刚变化」的那一个周期（边沿检测）？
  • 怎么把任意宽度的按下/脉冲收敛成「一个时钟周期宽」的单脉冲？
  • 机械按键为什么会抖，数字防抖怎么做才可靠？
  • 施密特触发是什么，缓慢爬升或带噪声的模拟波形凭什么被整成干净边沿？

一、先承认输入是「脏」的 ​

芯片外面的信号至少有三种不干净，和片内寄存器间那种「沿前稳定、沿后保持」的理想信号完全不同：

  1. 异步：按键、外部中断、别的时钟域来的信号，跳变时刻和本地 clk 没有任何相位关系，可能正好落在触发器的建立/保持窗口里，导致亚稳态；
  2. 缓慢/非理想边沿：传感器、RC 网络、开漏上拉出来的电平可能在阈值附近徘徊好几微秒，模拟噪声还会让它上下跳好几次；
  3. 抖动和宽度不定：机械按键按下/松开时触点会在几毫秒内通断十几次；脉冲宽度可能远宽于或短于一个时钟周期。

所以外部输入进数字功能逻辑之前，一般要经过「同步 → 整形 → 提取事件」三级处理。亚稳态本身的物理机理和两级同步器为什么有效，进阶篇 建立保持与亚稳态 已用 MTBF 讲透，这里聚焦用这些元件搭具体电路。

二、第一级：同步器，任何异步输入先过这一关 ​

铁律：异步信号进本时钟域，先打两拍，再谈任何功能。第一级触发器可能亚稳，但给它整整一个周期收敛，第二级采到的几乎总是合法电平（CDC 基础 同款结构）：

verilog
reg sync0, sync1;
always @(posedge clk or negedge rst_n)
  if (!rst_n) {sync1, sync0} <= 2'b00;
  else        {sync1, sync0} <= {sync0, async_in};   // 两级同步
wire in_safe = sync1;

注意两点：①这只解决「电平最终合法」，不保证不丢比时钟周期还短的脉冲——窄脉冲要先在源端展宽或用握手；②同步器两级之间不许插组合逻辑，第一级别再扇出给别处。外部中断、按键、UART 的 RX、来自另一个时钟域的标志，进功能逻辑前默认都走这一级。

三、边沿检测：提取「刚变化」的一个周期 ​

数字逻辑里我们常常不关心电平本身，而关心事件——「刚按下」「刚到来」。边沿检测在同步后的信号上做文章：把它再打一拍，现态与延迟一拍的旧态一比：

  • rise = sync1 & ~sync2：现在是 1、上一拍是 0 → 上升沿（按下/到来事件）；
  • fall = ~sync1 & sync2：现在是 0、上一拍是 1 → 下降沿（松开/结束事件）；
  • edge = sync1 ^ sync2：任一边沿。
chip-design/beginner/27-pulse-synchronization.md D2 示意图

sync1 & ~sync2 只在跳变后的那一个时钟周期为高，天然就是宽度恰为一个周期、与时钟对齐的单周期脉冲——这同时回答了「怎么生成单脉冲」：对于「从 0 跳 1 并保持」的电平，上升沿检测的输出就是按下事件的单脉冲。很多控制逻辑（启动一次传输、让计数器加一次、状态机跳一次）都只该响应这种「一个周期」的事件，而不是响应持续的电平，否则按住多久就会触发多少次。

反过来，若要把一个很窄的异步脉冲可靠捕获（短于周期可能整拍漏采），常用脉冲展宽/电平翻转（toggle）同步：源端每来脉冲翻转一个电平、该电平打两拍同步到目的域、再在目的域做边沿检测还原事件——这正是单 bit 跨时钟域的经典做法（见 CDC 基础）。

四、按键防抖：确认「真的稳定了」才算数 ​

机械按键、继电器触点、机械开关在闭合/断开瞬间，金属簧片弹动会让电平在 0/1 之间抖动 5~20 ms。若直接做边沿检测，按一次会被识别成按十几次；用按键做时钟或计数更是灾难。数字防抖的核心思想是多数表决式的「持续确认」：信号变化后，必须连续稳定维持一段时间（覆盖抖动窗口）才承认新电平。常见两种实现：

方法做法适用
计数器确认法同步后若输入与当前确认值不同，启动计数器；输入保持新值连续计数到 N（如 10 ms 对应的时钟数）才更新确认值，期间一旦回弹就清零重来纯数字、可综合，FPGA/SoC 首选
采样/移位寄存器多数表决用 N 个周期采样一串移位寄存器，全 0 或全 1（或多数一致）才判定稳定响应快、资源稍多
RC + 施密特（板级）电容充电阻吸收抖动，施密特整形硬件防抖，见下节

计数器法的 RTL 骨架（N 按系统时钟折算成毫秒）：

verilog
// 同步已先行（sync1）。仅当 sync1 与 key_db 不一致且持续 N 拍，才采纳
always @(posedge clk or negedge rst_n) begin
  if (!rst_n) begin key_db <= 1'b1; cnt <= 0; end
  else if (sync1 !== key_db) begin
    if (cnt >= N) begin key_db <= sync1; cnt <= 0; end  // 稳定够久→确认
    else           cnt <= cnt + 1'b1;                    // 继续观察
  end
  else cnt <= 0;                                         // 回弹→重新计时
end

防抖输出 key_db 是干净电平，再做一次上一节的边沿检测，就得到「按一次、一个脉冲」的可靠事件。FPGA 上这套「同步→计时防抖→边沿检测」是按键、拨码、旋钮的标准前级（实战见 按键消抖）。

五、施密特触发：给缓慢噪声波形两个阈值 ​

有些输入问题发生在「还是模拟」的阶段：波形上升很慢，或叠加噪声，在普通门单一阈值附近反复横跳，一个慢沿会被看成好几个快沿。施密特触发器（Schmitt trigger）用两个不同的阈值解决：

  • 上升时必须超过高阈值 V_T+ 才算 1；
  • 下降时必须低于低阈值 V_T− 才算 0；
  • 落在两阈值之间（迟滞区）时，输出保持原来的值不变。

这个「门槛随方向改变」的特性叫迟滞（hysteresis）。它带来两个好处：①缓慢信号只要单调爬升/下降，越过阈值就干脆翻转一次，不会在一个固定阈值附近抖动；②幅度小于 V_T+ − V_T−（迟滞宽度）的噪声无法让输出来回翻，抗扰能力强。施密特是模拟/混合信号电路（内部正反馈形成双阈值），通常做在芯片 IO 单元里或用专用器件（如 74HC14），GPIO 控制器常可配置「施密特输入使能」。数字设计师要懂的是何时需要它：来自板级、边沿缓慢或噪声大的输入（开漏线、传感器、长电缆、机械开关 RC 后），应选带施密特的输入缓冲，再进数字同步器——它处理「电压层面的整形」，同步器处理「时间层面的对齐」，两者职责不同、常串联使用。

六、把四件套接成一条完整前级 ​

一个典型的板级数字输入（如按键产生中断）从物理世界到功能逻辑，逐级是：

chip-design/beginner/27-pulse-synchronization.md D2 示意图

不是每路输入都要全用：片内跨时钟域的干净信号只需同步器（和边沿检测）；纯片内同域信号连同步器都不用；板级慢信号加施密特；机械输入再加防抖。判断顺序是先问三个问题——这个信号和时钟同不同源？电压边沿干不干净？物理来源会不会抖？ 答案决定它要经过几级。把这道前级做对，能消掉一大批「仿真没事、上板偶发、按一下动好几次」的玄学 bug（系统排查思路见 仿真对不等于上板对）。

与现有篇目的衔接 ​

总结 ​

一句话总结：片外输入既与时钟异步、边沿又可能缓慢带噪、机械触点还会抖动 5~20ms，必须在进功能逻辑前经过「同步→整形→提事件」前级；任何异步单 bit 先打两拍让第一级有整周期从亚稳收敛（但同步不保证捕获窄脉冲，短脉冲要展宽或握手）；边沿检测把同步后的信号再延迟一拍，用 rise=现态·旧态反、fall=现态反·旧态提取恰为一个时钟周期的跳变事件，这天然就是单周期脉冲，控制逻辑应响应事件而非持续电平；防抖靠「持续确认」——输入变化后必须连续稳定 N 毫秒（计数器法，期间回弹即清零）才采纳新值，再做边沿检测得到按一次一个脉冲；施密特触发器则在电压层面用高/低两个阈值和迟滞区，把缓慢或带噪的模拟波形整成只翻一次的干净数字边沿，常在 IO 单元或板级实现；具体用几级取决于信号是否同源、边沿是否干净、来源是否机械抖动——施密特管电压整形、同步器管时间对齐、防抖管持续确认、边沿检测管事件化，四者职责不同、按需串联，做对这道前级能消掉大量上板偶发的玄学问题。