开关电容电荷泵：倍增比、输出阻抗与输出纹波的估算方法
更新时间：2026-11-13。手机里的 AMOLED 屏要从电池电压抬出一路偏压，NAND 闪存编程字线要瞬间打出比电源高十几伏的电压，耳机里的音频 codec 要在没有电感的封装里造出负轨——这些场合的共同点是功率不大、板上容不下电感，主角是开关电容电荷泵（switched-capacitor charge pump）：只用开关、电容和两相时钟，把电荷一包包搬上飞电容再堆叠出更高（或更低、反相）的电压。它和 开关电容电路：用两相时钟搬电荷，等效出 1/(fC) 的电阻 是同一套两相时钟搬电荷的机理，区别在前者处理的是毫瓦级功率流、后者处理的是信号；名字里也带「电荷泵」三个字的还有 电荷泵 PLL：PFD/CP 非理想特性、二阶环路滤波器稳定性与 jitter 传递，但那是锁相环里往滤波电容灌脉冲电流的环路部件，两者不是一回事，本篇第五节单列对比。供电树整体分工可先读 片上稳压器：LDO 与 DC-DC（Buck）怎么把外部电压变成干净可控的内核电压。
这张概念卡先给全局坐标：开关电容电荷泵没有磁件，能量全部以电容上的电荷形式存在，四个开关在两相时钟指挥下轮流改变飞电容的接线方式。后面三节分别回答卡片右下角埋下的三个问题——倍增比为什么是 2 倍、输出阻抗由谁构成、输出纹波怎么估。
本文要回答的问题
- 开关电容电荷泵没有电感，凭什么把电压翻倍？2x 倍增器在一个时钟周期的两相里各发生了什么？
- 理想倍增比除了 2x 还有哪些分数值，Dickson 电荷泵堆出 N 倍电压的代价是什么？
- 开关电容电荷泵的输出阻抗为什么有「慢开关」和「快开关」两个极限，Rout 约等于 1/(fC) 的量级关系在什么前提下成立？
- 输出纹波随负载电流、飞电容容值、时钟频率怎么变？给定参数能不能手算复算？
- 它和 PLL 里的电荷泵到底差在哪？什么条件下该选电感 DC-DC，什么条件下选电容式电荷泵？
一、两相时钟怎么把电压翻倍：2x 倍增器的一个周期
最经典的开关电容电荷泵是 2x 倍增器（voltage doubler），器件清单很简单：四个开关 S1~S4、一个飞电容 Cf（flying capacitor，名字来自它在电路里被来回切换、不固定接任何节点）、一个输出电容 Cout。四个开关分成两组，S1/S3 由 φ1 控制，S2/S4 由 φ2 控制，φ1 与 φ2 是带死区的两相不交叠时钟——不交叠的理由与开关电容电路完全相同：任何瞬间都不允许输入和输出通过开关组直通。
φ1 相（充电相），S1/S3 闭合、S2/S4 断开：Cf 上极板经 S1 接 Vin、下极板经 S3 接地，Cf 被并联在输入两端，电压充到 Vin，上极板储存正电荷 Q = Cf·Vin。这一相里输出侧与泵断开，负载电流完全由 Cout 放电维持。φ2 相（堆叠相），S2/S4 闭合、S1/S3 断开：Cf 下极板被 S4 抬到 Vin 电位，电容两端电压不能突变，上极板电位随之被顶到 Vin + Vcf = 2Vin，再经 S2 接到输出端给 Cout 和负载送电荷。两相周而复始，每周期向输出侧投递一个电荷包。
读这张图盯住飞电容的接线变化：蓝色充电相里它并联在输入上，橙色堆叠相里它被翻转为与输入串联，绿色输出端拿到的是输入电压与电容电压之和。空载稳态下没有电荷流失，Cf 每周期充得的电压始终等于 Vin，于是输出电压稳定在 2Vin——这就是理想倍增比的全部来源：不是凭空造压，而是把同一个电压源借电容「复制」一份再串联相加。电荷注入、时钟馈通等开关非理想会让这份复制不完美，机理见 开关电荷注入：MOS 开关沟道电荷如何制造采样误差。
把同一个周期换成时间轴看，开关动作、电容电压与输出侧电荷流向的先后次序更清楚：
这张时序图里有两个值得盯住的细节：一是两相之间隔着死区，四个开关全断，飞电容上的电荷在死区里原样保持，这是不发生直通的保证；二是输出端只有堆叠相能收到电荷包，充电相完全靠 Cout 放电撑着，输出纹波的保持项正是从这个「半周期断粮」事实长出来的，第四节会把它写成公式。
二、理想倍增比与分数倍增：换接线方式就是换比值
2x 只是同一套「开关重配电容」思路的一个取值。把飞电容的数量和切换拓扑换掉，可以得到升降压、反相和分数倍增比，它们在现代电源管理芯片（PMIC）里常做成同一颗芯片的多个工作模式，按输入输出电压差随时切换以维持高效率。
| 拓扑 | 飞电容数 | 理想变比 | 接线要点 | 典型用途 |
|---|---|---|---|---|
| 2x 倍增器 | 1 | Vout = 2Vin | 一相并联充电、一相串联堆叠 | LCD/AMOLED 偏压、闪存字线升压 |
| 1/2 分压器 | 1 | Vout = Vin/2 | 两电容串联接输入、并联接输出 | 高压母线降为内核轨 |
| 反相器 | 1 | Vout = −Vin | 充电相下极板接地，放电相下极板接输出、上极板接地 | 音频负轨、双电源运放 |
| 3/2 倍增器 | 2 | Vout = 1.5Vin | 两只飞电容先并联充电再串联放电 | 电池 3.3V 域供电，电池工况过渡 |
| Dickson Nx 链 | N | Vout ≈ (N+1)Vin | N 级泵电容逐级堆叠，级间二极管或开关防倒流 | EEPROM/NAND 编程高压、栅极驱动 |
Dickson 电荷泵值得多说一句。它把 N 级泵电容像梯子一样叠起来，每级时钟把电荷向上一级推一级，理想输出随级数线性增长，但代价同样真实：每级都有自己的开关电阻和电荷转移损失，输出阻抗随级数累加（慢开关极限下约为 N/(fC) 量级），级数越多效率越低、占用面积越大，所以片上十几伏的编程高压通常是短时间脉冲工作而非持续带载。分数倍增比（3/2、2/3 这类）的价值在效率：电容式变换器在变比恰好等于输入输出电压比时损失最小，多档变比切换让电池在整个放电曲线上都能工作在接近最佳的档位，这正是四开关电容变换器在大功率手机快充里抢占电感方案份额的原因。
无论哪种拓扑，理想倍增比都只在空载成立。一旦输出端接了负载，每周期被取走的电荷必须由飞电容补齐，有限的电容容值和开关电阻都会表现为电压损失——这就是下一节的输出阻抗。
三、输出阻抗的两个极限：开关电阻与电荷转移各管一段
把开关电容电荷泵从输出端往里看，等效成一个理想电压源 N·Vin（N 为倍增比）串联一个输出电阻 Rout，是工程上最好用的一阶模型：Vout = N·Vin − Iout·Rout。这个 Rout 由两类物理机理构成，按开关频率从低到高分别主导。
慢开关极限（Slow Switching Limit，SSL）：时钟周期足够长，每相内飞电容都能通过开关电阻完全充放电建立，电阻上的欧姆损失可以忽略，电压损失来自「电容太小、每个电荷包转移时电压被拽下去」。输出侧每周期需要的电荷是 ΔQ = Iout·T，这份电荷在飞电容与输出节点之间重分配，引起的电压跌落量级为 ΔV = ΔQ/Cf，于是等效电阻 Rout_SSL = ΔV/Iout = 1/(f·Cf)。这与 开关电容电路等效出 1/(fC) 电阻 是同一条数学关系，只是那里用它当信号通路的电阻、这里用它算电源轨的压降。前提条件是 T/2 远大于 Ron·Cf，且具体系数随拓扑和占空比在 1 上下取值，单飞电容 2x、50% 占空比的经典结果系数为 1。
快开关极限（Fast Switching Limit，FSL）：时钟频率高到电容电压在一相内几乎不动，飞电容近似恒压源，损失改由开关导通电阻上的欧姆压降主导。虽然某一相的瞬时电流路径上只串联两个开关，但折算到连续输出电流时还要计入两相电荷传输的平均效应，四管同阻 Ron 的 2x 倍增/反相拓扑在常用一阶手册模型中取 Rout_FSL ≈ 8Ron；实际系数随拓扑、占空比和开关调制方式变化，工程核算时应优先采用芯片手册或厂商公式给出的系数。前提条件反过来：周期远小于 Ron·Cf 对应的建立时间。此时再提高频率不再降低输出阻抗，电阻地板由开关宽度决定。
读图沿自上而下的串联路径：两段阻抗对负载电流是串联关系，过渡区的工程近似可直接相加，四管同阻的 2x 拓扑先按 Rout ≈ 8Ron + 1/(f·Cf) 估上限；两段相等处定义交叉频率 f* = 1/(8·Ron·Cf)，工作频率低于 f* 时受电容容量约束、提频立竿见影，高于 f* 时受开关电阻约束、提频无效。这个判据是选型核算的核心：先算 f*，再看目标工作点落在哪个区，决定该加电容、提频率还是加宽功率管。
| 对比维度 | 慢开关极限 SSL | 快开关极限 FSL |
|---|---|---|
| 主导损失 | 有限 Cf 的电荷重分配 | 开关 Ron 的欧姆压降 |
| 输出阻抗 | 约 1/(f·Cf)，与 Ron 无关 | 四管 2x 手册模型约 8Ron，与频率无关 |
| 成立前提 | 周期远大于 Ron·Cf 建立时间，每相完全建立 | 周期远小于 Ron·Cf 建立时间，电容电压近似不动 |
| 提频效果 | Rout 随 f 反比下降 | 无效，已到电阻地板 |
| 改善手段 | 增大 Cf、提高 f | 加宽开关、降 Ron，代价是面积与驱动损耗 |
| 典型场景 | 板级分立电容、百 kHz 级 | 片上集成、MHz 级深亚微米工艺 |
四、输出纹波估算：两个可以照公式复算的算例
输出电容上的电压不是直线，而是随两相时钟周期性起伏。纹波由三部分构成，全部按一阶集总模型给出，忽略版图寄生和反馈环路的逐周期调节。
第一部分是保持纹波。φ1 相泵与输出断开，Cout 独自扛负载半个周期，放掉电荷 Iout·T/2，电压下凹 ΔV1 = Iout/(2·f·Cout)。第二部分是电荷重分配纹波。φ2 相合闸瞬间飞电容与输出电压不等，电荷包在 Cf 与 Cout 之间共享，跳变量级 ΔV2 ≈ Iout/[f·(Cf+Cout)]；当 Cout 远大于 Cf 时退化为 Iout/(f·Cout)。第三部分是电容等效串联电阻（ESR）上的脉冲压降，约为脉冲电流峰值乘以 ESR，陶瓷电容 ESR 很小可先忽略，电解或板级方案必须计入。一阶包络按两项相加：ΔV ≈ ΔV1 + ΔV2（再另加 ESR 项）。下面两组数字均为示例参数，非实测数据，读者可直接套公式复算。
算例 A：板级 2x 电荷泵，慢开关区。 Vin = 3.3 V，f = 100 kHz，Cf = 1 μF，Cout = 10 μF，四只开关 Ron = 1 Ω，Iout = 30 mA。先算 Rout_SSL = 1/(1e5×1e-6) = 10 Ω，Rout_FSL = 8×1 = 8 Ω，交叉频率 f* = 1/(8×1×1e-6) = 125 kHz；工作频率 100 kHz 低于 f*，确认 SSL 主导，Rout 取保守近似和 18 Ω。平均输出 Vout = 6.6 − 0.03×18 ≈ 6.06 V，相对理想值掉了约 8.2%。纹波：ΔV1 = 0.03/(2×1e5×1e-5) = 15 mV，ΔV2 = 0.03/(1e5×11e-6) ≈ 27 mV，合计约 42 mV（不含 ESR）。这一档想压低纹波和压降，提频或加大 Cf 都有效——频率翻倍则 Rout_SSL 与两项纹波全部近似减半。
算例 B：片上 2x 电荷泵，快开关区。 Vin = 1.8 V，f = 10 MHz，Cf = 10 nF，Cout = 50 nF，Ron = 20 Ω（片上开关宽长比有限），Iout = 2 mA。Rout_SSL = 1/(1e7×1e-8) = 10 Ω，Rout_FSL = 8×20 = 160 Ω，f* = 1/(8×20×1e-8) = 625 kHz；工作频率高于 f*，FSL 主导，Rout 按保守线性近似约 170 Ω。平均输出 Vout = 3.6 − 0.002×170 = 3.26 V。纹波：ΔV1 = 0.002/(2×1e7×5e-8) = 2 mV，ΔV2 = 0.002/(1e7×6e-8) ≈ 3.3 mV，合计约 5.3 mV。这一档再提频已经没有收益，Rout 被 160 Ω 的开关地板顶住，只能加宽功率管；但管子加宽会增大栅电容、驱动损耗和开关电荷注入，面积成本同步上升。
| 核算项 | 算例 A（板级，SSL 主导） | 算例 B（片上，FSL 主导） |
|---|---|---|
| f / Cf / Cout | 100 kHz / 1 μF / 10 μF | 10 MHz / 10 nF / 50 nF |
| Ron 与 Iout | 1 Ω / 30 mA | 20 Ω / 2 mA |
| 交叉频率 f* | 125 kHz，工作点在其下 | 625 kHz，工作点在其上 |
| Rout 与 Vout | 保守约 18 Ω，6.06 V | 保守约 170 Ω，3.26 V |
| 纹波包络 | 约 42 mV | 约 5.3 mV |
| 首要改善手段 | 提频或加大 Cf | 加宽开关降 Ron |
两个算例对照着看，结论比公式本身更重要：电荷泵的设计旋钮是 f、Cf、Ron 三个量，而它们各自只在一个极限里有效，不先判区就动手调参是常见弯路。另外开环电荷泵的 Vout 随负载线性下垂，实际 PMIC 靠调节时钟频率、跳过脉冲（跳周期模式）或调制开关宽度做反馈稳压，对纹波敏感的模拟轨常在后面再接一级 LDO 精调。
五、同名不同物：电源电荷泵与 PLL 电荷泵的本质区别
中文资料里「电荷泵」三个字同时指代两类电路，混为一谈会让设计讨论完全错位。PLL 里的电荷泵是鉴频鉴相器（PFD）与环路滤波器之间的电流泵：UP/DN 脉冲控制两路电流源对滤波电容充放电，把相位误差积分成压控电压，它传递的不是能量而是环路状态量。
| 对比维度 | 开关电容电荷泵（本篇） | 电荷泵 PLL（CP-PLL） |
|---|---|---|
| 电路本质 | 电容式 DC-DC 功率变换器 | 锁相环里的相位误差积分部件 |
| 目的 | 给负载供电，持续传输能量 | 生成压控振荡器的控制电压 Vctrl |
| 驱动信号 | 固定频率两相不交叠时钟 | PFD 产生的 UP/DN 事件脉冲，宽度随相位误差变 |
| 输出节点 | 低阻电源轨，带 mA 级以上负载 | 高阻控制节点，只接环路滤波电容 |
| 电流特征 | 双向电荷包，平均值等于负载电流 | 一对匹配电流源，锁定时净电荷趋近零 |
| 核心指标 | 倍增比、输出阻抗、效率、纹波、带载能力 | 电流失配、泄漏、死区、参考杂散 |
| 主要非理想 | Ron、飞电容容量、ESR、电荷注入 | 上下电流失配、时钟馈通、沟道泄漏 |
| 分析框架 | 电荷守恒 + 两极限输出阻抗 | 相位域传递函数 + 环路稳定性 |
记住一条分界线：电源电荷泵回答「能量怎么从输入搬到负载」，PLL 电荷泵回答「相位误差以什么速率积分进滤波电容」。后者的失配与杂散机理在 电荷泵失配：PLL 上下电流失配如何变成参考杂散、失配预算怎么算、版图怎么救 里有完整推演，环路级设计见 电荷泵 PLL：PFD/CP 非理想特性、二阶环路滤波器稳定性与 jitter 传递。
六、工程选型：电感 DC-DC、电荷泵与 LDO 怎么分工
三类稳压器不是替代关系而是供电树上的层级关系，选择的第一刀按功率和可接受的元件清单切。
| 维度 | 电感 Buck/Boost | 开关电容电荷泵 | LDO 线性稳压器 |
|---|---|---|---|
| 储能元件 | 电感 + 电容 | 只有电容 | 无储能元件，调整管耗散 |
| 典型效率 | 90% 以上 | 约 80%~95%，轻载明显下滑 | Vout/Vin，压差大全变热 |
| 适合功率 | 数百 mA 至数 A | 几 mA 至数百 mA，大功率电容架构在兴起 | mA 级、压差小的精调轨 |
| 变比能力 | 任意占空比连续可调 | 离散倍增比，靠多档拓扑切换 | 只能降压 |
| 纹波与噪声 | 较大，高 di/dt 需布局与 EMI 治理 | 中等，频率固定便于滤波 | 最低，PSRR 抑制电源纹波 |
| 可集成性 | 电感难片上集成，占板面积大 | 开关与电容均可片上，封装友好 | 全片上，面积最小 |
| 典型用途 | 主板主供电、大电流内核轨 | 屏偏压、闪存高压、音频负轨、电池中间轨 | PLL/ADC/晶振等干净模拟供电 |
落到决策场景：负载电流在安培级、板上允许放功率电感，选电感方案，环路设计的坑见 Buck 变换器环路补偿：穿越频率与相位裕度怎么定 与 Boost 升压变换器：升压比推导、CCM/DCM 边界与右半平面零点，输入电压会穿越输出电压的看 升降压变换器：四开关 Buck-Boost 拓扑的三模式切换与防直通控制；功率在百毫瓦以内、要求无电感或要产生反相/倍压轨，选开关电容电荷泵；最后一级对噪声敏感的模拟电源，无论前级用什么，都用 LDO 收口，设计取舍见 LDO 线性稳压器设计：压差、噪声与 PSRR 的取舍。电荷泵后面挂 LDO 是便携芯片里极常见的组合：前者解决「电压够不够」的效率问题，后者解决「电源干不干净」的噪声问题。
这一篇在知识体系里的位置
- 上游：开关电容电路：用两相时钟搬电荷，等效出 1/(fC) 的电阻 给出两相时钟、电荷包与 1/(fC) 的信号视角基础，本篇把同一数学搬到功率传输场景；片上稳压器：LDO 与 DC-DC（Buck）怎么把外部电压变成干净可控的内核电压 给出供电树的整体分工。
- 横向：电荷泵 PLL：PFD/CP 非理想特性、二阶环路滤波器稳定性与 jitter 传递 与 电荷泵失配：PLL 上下电流失配如何变成参考杂散、失配预算怎么算、版图怎么救 是同名电路的另一分支；开关电荷注入：MOS 开关沟道电荷如何制造采样误差 解释本篇开关非理想损失的微观机理。
- 下游：选定电荷泵后的供电树组织与 LDO 精调接 LDO 线性稳压器设计：压差、噪声与 PSRR 的取舍；需要任意变比和大电流时回到电感轨，接 Buck/Boost 系列两篇。
总结
开关电容电荷泵用两相不交叠时钟重配飞电容的接线，把输入电压「复制」后串联堆叠，2x 倍增器在充电相把 Cf 充到 Vin、堆叠相把它与 Vin 串联得到空载 2Vin，换拓扑还能实现 1/2 分压、反相、3/2 分数倍增与 Dickson Nx 链，但理想倍增比只在空载成立。带载后输出等效为 N·Vin 串联输出电阻，慢开关极限下 Rout 约等于 1/(f·Cf)、损失由电荷包重分配决定，快开关极限下四管 2x 手册模型取 Rout 约等于 8Ron、损失由开关欧姆压降决定，交叉频率 f* = 1/(8Ron·Cf) 判据决定该调频率还是调管宽；纹波由输出电容保持项 Iout/(2f·Cout) 与电荷重分配项 Iout/[f(Cf+Cout)] 一阶叠加，两组示例参数算例分别落在两个极限区，验证了旋钮各自的有效边界。同名的 PLL 电荷泵是环路滤波电流泵而非功率变换器，二者在目的、输出阻抗与指标体系上全面不同；工程选型按功率与元件清单分层：安培级主供电用电感 DC-DC，百毫瓦级无电感倍压或反相轨用电荷泵，噪声敏感的末级模拟轨用 LDO 收口。