ESD 放电模型 HBM/CDM/MM：三类静电事件的电流波形与防护分工
干燥车间里，人走过化纤地毯身上可以积累数千伏电位；自动化产线上的芯片在料盘里滑过，也会自己带上电。这些电荷在接触导体的瞬间集中释放，就是 ESD（Electrostatic Discharge，静电放电）。芯片内部的栅氧只有几纳米厚，扛不住这种短时大电流，于是行业用三类标准化的放电模型把现实事件搬进实验室：HBM 模拟带电的人、MM 模拟带电的金属工装、CDM 模拟带电的芯片自己放电。本篇聚焦三类模型本身的放电回路、电流波形与标准口径，防护网络整体拓扑可进阶阅读 ESD 与 IO 保护，寄生晶闸管自持导通是另一条机理，见闩锁效应，本篇不重复展开。
本文要回答的问题
- 同样是静电放电，为什么要分成 HBM、MM、CDM 三个模型，它们各自在还原什么真实场景？
- 三类模型的等效回路（电容、电阻、电感）怎样决定了截然不同的电流波形？
- HBM 2 kV 放电峰值约 1.33 A、CDM 上升沿在亚纳秒量级，这些数字从哪个标准来、前提是什么？
- MM 为什么会被标准化组织退出量产认证，它考核过的东西现在由谁覆盖？
- 二极管、ggNMOS、SCR、电源钳位分别擅长接哪一类事件，为什么板级 TVS 救不了 CDM？
这张对比卡把三个模型并排放在同一张决策表里：先看电荷在谁身上，再看它经过什么回路释放，回路参数决定波形，波形最终决定哪类防护器件接得住。后面六节按这条链展开：第一节补齐静电来源与模型化的意义，二至四节逐个拆解 HBM、MM、CDM，第五节对比三者并划清系统级 IEC 考核的边界，第六节落到片上防护器件的分工。
一、静电从哪来：电荷积累与两种放电角色
静电的本质是电荷分离。两种不同材料接触再分离时，界面间发生电荷转移，绝缘体上的电荷无法自行流走，便积累成相对地的高电位。摩擦只是加速接触分离的常见形式，并非必要条件——芯片从料管滑出、载带剥离、真空吸嘴吸取，都会让封装表面带电。人体之所以危险，是因为人体相对地等效为约百皮法的电容，能储存可观电荷；车间湿度越低，电荷泄放越慢，电位可积累到数千伏而人毫无感觉。
放电事件里有两个角色，区分它们是理解三个模型的钥匙。第一个角色是外部带电体接触芯片：电荷在芯片之外（人或金属设备），经接触引脚流入再找路到地，HBM 与 MM 都属于这一类，区别只在带电体的等效电容与电阻。第二个角色是芯片自己带电后接触接地体：电荷本来就分布在封装、引脚和衬底上，某个引脚碰到接地治具时，全片电荷从这一个脚瞬间涌出，这就是 CDM。角色不同，电流方向、回路电感和时间尺度全部不同，这是三个模型不能互相替代的根本原因。
用模型代替真实事件，是因为真实静电无法复现：每次放电的电压、阻抗、接触角度都不同。标准化组织把真实场景等效成确定的电容、电阻网络和规定波形，同一档电压在任何实验室打出的电流都在标准公差内，厂商间的认证结果才能互相比较。还要注意，模型电压是「测试激励」而非真实人体电压——通过 2 kV 考核不等于车间里能承受任意 2 kV 现场放电，仍要靠防静电腕带、导电包装与接地体系。
二、HBM 人体模型：100 pF 经 1500 Ω 的单极脉冲
HBM（Human Body Model，人体模型）还原带电的人用手指接触引脚、人体电荷经人体电阻灌入芯片的场景。现行联合标准 ANSI/ESDA/JEDEC JS-001 规定等效回路为 100 pF 电容充电后经 1500 Ω 电阻向引脚放电；参数源自军标 MIL-STD-883 Method 3015，是最基础的器件级 ESD 考核。
回路里的电阻决定了 HBM 的性格。放电初始时刻电容相当于电压源，峰值电流近似由欧姆定律给出：2 kV 激励下 I ≈ 2000 / 1500 ≈ 1.33 A，这就是「HBM 2 kV 对应约 1.33 A 峰值」口径的来源，属理想回路直算结果，标准波形文件另给公差带。电流上升时间规定在 2–10 ns，随后按 RC 时间常数指数衰减，τ = RC = 100 pF × 1500 Ω = 150 ns，整段事件在数百纳秒内结束。储存能量同样可算：E = ½CV² = 0.5 × 100 pF × (2 kV)² = 200 µJ，量级不大，但集中在微米级结面上足以造成局部熔融。
读这张图抓住「串联电阻是主角」：蓝色的人体电容与电阻构成激励源，1500 Ω 同时压低峰值电流和上升斜率，给片上防护留出几纳秒反应窗口；绿色的片上网络负责把电流无损导走。回路参数温和、波形可解析，使 HBM 成为防护设计最成熟的模型，轨二极管加电源钳位的经典网络就是按它的波形标定的。
JS-001 按通过电压把器件分级，数据手册上的 HBM 等级可直接对照下表。注意分级描述的是测试激励区间，不是现场耐受承诺。
| HBM 等级 | 通过电压区间 | 工程含义 |
|---|---|---|
| Class 0A | 低于 125 V | 对人工操作极敏感，必须依赖严格防静电体系 |
| Class 0B | 125 V 至低于 250 V | 仍属极敏感区间，自动装配与包装要求很高 |
| Class 1A / 1B / 1C | 250 V 至低于 2000 V | 消费级芯片的常见下限区间 |
| Class 2 | 2000 V 至低于 4000 V | 通用器件常见认证目标，±2 kV 即落在这一档 |
| Class 3A / 3B | 4000 V 及以上 | 高可靠、车规与工业接口常见要求，部分到 ±8 kV |
三、MM 机器模型：200 pF 近零阻回路的衰减振荡
MM（Machine Model，机器模型）还原带电金属工装、测试夹具或组装设备直接碰上引脚的场景。标准文件 ESDA STM5.2 与 JEDEC JESD22-A115 把等效电容加大到 200 pF，串联电阻降到接近零，回路只剩测试仪走线的寄生电感（典型 0.5–0.75 µH 量级）。没有电阻限流，波形性格立刻不同。
LC 零阻回路的自然响应不是指数衰减，而是衰减振荡：电容电荷灌入电感、电感再倒灌回电容，电流在两个方向间来回振荡，幅值被残存小电阻慢慢耗尽。按 I ≈ V√(C/L) 估算，200 V 激励下首峰电流就在 3–4 A 量级——电压只有 HBM 2 kV 档的十分之一，峰值电流却高出一倍多；振荡周期约 2π√(LC) ≈ 80 ns，芯片在数百纳秒内被正反方向反复冲击。MM 等级以 100 V 为步长记作 M1 至 M8，历史上 200 V MM 与 2 kV HBM 的防护水平被粗略对应，但这只是经验相关性，不存在严格换算公式。
橙色是振荡回路的两个组成元件，红色是承受双向应力的引脚。这解释了 MM 最让人头疼的特征：防护器件在 HBM 下只需扛单向电流，MM 却要求正反两个方向都有低阻路径，任一方向的薄弱结都会先坏。
既然应力更凶，为什么今天很少再听到 MM 认证？2012 年 ESDA 与 JEDEC 调整了 MM 文档的定位：JEDEC 把 JESD22-A115 降为参考文档，不再作为 JESD47 里的 IC 认证要求；ESDA 也明确不推荐把 STM5.2 描述的 MM 试验用于量产器件认证。原因有三：MM 结果对测试仪寄生参数极度敏感，同颗芯片在不同设备上可能差出一个等级；行业数据表明通过 HBM 考核的防护网络在统计意义上覆盖了 MM 应力，单独测 MM 很少发现新缺陷；产线真实失效的主力已转向 CDM。衰减振荡、双向应力这些约束仍留在防护设计评审里，退出的只是那张独立认证报表。
四、CDM 充电器件模型：电荷在芯片自己身上
CDM（Charged Device Model，充电器件模型）对应自动化生产场景：芯片在料管、载带或吸嘴上滑动时自行带电，某个引脚碰触接地金属治具后，全片电荷经这一个脚瞬间泄放。现行联合标准 ANSI/ESDA/JEDEC JS-002 采用场感应方法 FICDM（Field-Induced CDM）：先用电场让芯片带电，再以接地探针触发放电，还原产线机理。
CDM 的回路参数与前两个模型完全不在一个尺度。电容是芯片自身的封装电容，通常只有几皮法到十几皮法；回路电感是引脚、探针和封装走线的纳亨级寄生电感，没有任何串联电阻。结果就是一条极窄、极陡的单极性脉冲：上升沿在 200 ps 量级（标准规定为亚纳秒，具体随校验模块与封装尺寸而定），整段脉冲宽度约 1–2 ns，500 V 档的峰值电流可达数安到十安量级，具体数值由封装电容和标准校验模块规定，不能用一个通用数字概括。能量其实很小，按 10 pF、500 V 估算 E = ½CV² ≈ 1.25 µJ，但功率峰值极高，损伤模式也与 HBM 不同。
红色标出这条链上的三个应力环节：电荷在芯片内部、出口随机、落点是最脆弱的薄栅氧。HBM/MM 的电流从外部进来，引脚防护是第一道关；CDM 电荷却在芯片里面，电流涌出时先在引脚附近的结和栅氧上建立电压，远端集中式防护还没反应过来，损伤已经发生。这决定了 CDM 防护哲学是「分布式、低电感、就近泄放」，而非造一个更大的中央钳位。
JS-002 按通过电压分为 C1（低于 125 V）到 C5（不低于 1000 V）五档，主流芯片认证目标通常是 ±500 V，对应 C4 档。封装引脚数增多、芯片尺寸加大会同步增大封装电容，CDM 应力反而更难扛，它已是自动化装配中最主要的 ESD 失效模式。还要讲明一点：HBM 通过不等于 CDM 通过，两者考核机理不同，认证报表上是两列独立数据，评审缺一不可。
五、三张波形放在一张表上，以及系统级 IEC 的边界
把三个模型的关键参数并排，差异比逐个阅读更直观。表中数值为标准规定的等效参数与由此直算的量级，实际波形以标准波形文件与公差带为准。
| 维度 | HBM 人体模型 | MM 机器模型 | CDM 充电器件模型 |
|---|---|---|---|
| 还原场景 | 带电的人接触引脚 | 带电金属工装接触引脚 | 芯片自身带电后碰触接地体 |
| 现行/历史标准 | JS-001（源自 MIL-STD-883 3015） | STM5.2 / JESD22-A115，已退出认证 | JS-002（FICDM 方法） |
| 等效电容 | 100 pF | 200 pF | 封装电容，几至十几 pF |
| 串联电阻 | 1500 Ω | 近零 | 近零 |
| 回路电感 | 被电阻主导，不显著 | 寄生电感约 0.5–0.75 µH | 纳亨级 |
| 上升时间 | 2–10 ns | 十纳秒量级，振荡换向 | 亚纳秒，约 200 ps 量级 |
| 波形形状 | 单极性指数衰减 | 衰减振荡、多次反向 | 单极性极窄脉冲，1–2 ns |
| 典型峰值 | 2 kV 档约 1.33 A | 200 V 档约 3–4 A | 500 V 档数安至十安量级 |
| 典型能量量级 | 2 kV 档约 200 µJ | 200 V 档约 4 µJ | 500 V、10 pF 档约 1.25 µJ |
| 主流认证目标 | ±2 kV，高可靠 ±8 kV | 不再单独考核 | ±500 V |
读完表会发现一个反直觉点：最「凶」的不是电压最高的 HBM，而是上升沿最陡的 CDM。防护难度由 di/dt 和电荷位置共同决定，不由测试电压单独决定。
还有一类考核经常与器件级模型混淆：IEC 61000-4-2 是面向整机系统的静电抗扰度标准，模拟整机外壳与接口在用户环境中遭受的放电，等效网络为 150 pF 串联 330 Ω，接触放电常用 ±8 kV、空气放电 ±15 kV，8 kV 档首峰电流按 3.75 A/kV 系数约 30 A，上升沿 0.6–1 ns。
| 维度 | 器件级（JS-001 / JS-002） | 系统级（IEC 61000-4-2） |
|---|---|---|
| 考核对象 | 裸芯片/封装器件的引脚 | 焊上板、装进壳的整机端口 |
| 等效网络 | HBM 100 pF/1500 Ω；CDM 近零感 | 150 pF/330 Ω |
| 典型档位 | HBM ±2 kV；CDM ±500 V | 接触 ±8 kV，空气 ±15 kV |
| 防护主体 | 片上钳位器件与泄放网络 | 板级 TVS、接口滤波、机壳接地与片上网络协同 |
| 通过关系 | 系统级通过不证明片上余量，反之亦然 | 两级测试独立，不能互相替代 |
这张表直接回答一个常见工程误判：为什么板级 TVS 解决不了 CDM 问题？ TVS 焊在电路板上，电流从芯片焊盘走到 TVS 要经过键合线、封装引脚和 PCB 走线，合计几纳亨到十几纳亨寄生电感；CDM 的电流变化率高达每纳秒数安到十几安，按 V = L·di/dt 估算，等 TVS 导通时芯片内部引脚上已先出现数十伏瞬态过压，而薄栅氧击穿电压只有几伏。更根本的是，CDM 电荷本来就在芯片内部，板上器件截不住一股还没出封装的电流。系统级 TVS 与片上 CDM 钳位因此是互补关系，不能假设「板上有 TVS，芯片侧就能省」。
这张思维导图把全篇概念收成五族：三个模型各占一支，系统级考核独立一支，最后一支收束到防护对接。分族依据不是缩写，而是「电荷在谁身上、回路阻抗长什么样」，遇到新型静电考核都能先归位再分析。
六、防护器件分工：谁接住哪一类事件
片上防护的基本拓扑是「引脚导向加轨间泄放」两级结构，每个器件各有性格，详细 I-V 曲线与选型在进阶篇展开，这里只建立模型与器件的对应关系。
读图先分清两条路径：蓝色轨二极管加紫色电源轨、橙色电源钳位构成 HBM/MM 的主泄放链，电流可以沿金属轨绕一点路，因为 HBM 给了几纳秒窗口；红色本地钳位是 CDM 专用思路，强调焊盘到地的路径尽量短、电感尽量小，快沿不等远端网络。四类常用器件的分工如下。
| 防护器件 | 导通机理 | 最擅长的事件 | 性格与代价 |
|---|---|---|---|
| 轨钳位二极管 | PN 结正向导通，无触发过程 | HBM 主用，兼顾 MM 单向分量 | 反应快、可预期；大电流下占面积，高速脚受结电容限制 |
| ggNMOS | 漏结雪崩触发寄生 NPN，snapback 回滞 | HBM/MM 大电流泄放 | 单位面积扛流强；回滞窗口设计不当有闩锁风险 |
| SCR 可控硅 | 寄生 PNP/NPN 正反馈导通 | 高压、大功率工艺的强泄放 | 单位面积泄流能力最强、钳位电压低；维持电压低，闩锁评审最严 |
| 电源钳位 | RC 瞬态检测驱动大泄放管 | 轨间接力，HBM 能量的最终出口 | 只认快沿、不误触发正常上电；占版图面积 |
| 分布式本地钳位 | 引脚旁小尺寸器件直入衬底/地 | CDM 亚纳秒快沿 | 牺牲单点泄流能力换低电感，靠数量与布局取胜 |
表中两类 snapback 器件（ggNMOS、SCR）的触发电压、维持电压与二次击穿窗口，进阶阅读 ESD 钳位器件 snapback 特性；二极管与 ggNMOS 的逐项对比见 ESD 防护器件对比。这里只点两个与放电模型直接相关的决策。
第一，HBM 导向「网络能力」，CDM 导向「布局电感」。HBM 电流慢、能量大，评审重点是整条泄放环路的电阻与金属宽度，二极管加电源钳位的组合拳即可；CDM 电流快、能量小，评审重点是焊盘到最近钳位器件的距离与回流电感，先进工艺常在每个引脚旁放小尺寸本地钳位，而非集中堆一个大器件。第二，SCR 的选用必须和闩锁评审联动。SCR 本质是寄生 PNPN 结构的受控利用，维持电压若低于正常工作电压，正常上电就可能锁死在导通态——这正是闩锁效应讲的自持低阻通路，防护设计与防闩锁规则在这里是同一问题的两面。器件曲线的 TLP（传输线脉冲）实测与 snapback 文章同源，认证在产品流程中的位置见封装可靠性试验与车规芯片 AEC-Q100。
这一篇在知识体系里的位置
本篇讲「静电事件本身长什么样」，处于芯片可靠性知识链的上游：事件造成的寄生晶闸管自持导通由闩锁效应承接；防护网络整体拓扑进ESD 与 IO 保护和IO 与焊盘；器件级选型深入二极管与 GGNMOS 对比与snapback 特性曲线；认证在产品流程中的位置见封装可靠性试验，车规加严口径见AEC-Q100 入门。还要与制造阶段等离子体充电造成的天线效应区分：前者发生在晶圆制造，ESD 发生在封装测试与使用阶段，机理与防护都不同。
总结
三类 ESD 放电模型的差异，根源是电荷位置与释放回路不同。HBM 用 100 pF 串联 1500 Ω 还原带电的人，2 kV 档峰值约 1.33 A、上升沿 2–10 ns，按 JS-001 分级，是最成熟的器件级考核；MM 用 200 pF 近零阻 LC 回路还原带电工装，波形为衰减振荡、双向反复冲击，因测试仪相关性差且应力被 HBM 统计覆盖，已于 2012 年退出量产认证；CDM 还原芯片自身带电后碰触接地体，封装电容配纳亨级回路产生亚纳秒上升沿窄脉冲，按 JS-002 的 C1–C5 分级，是自动化装配的主要失效模式，HBM 通过不等于 CDM 通过。系统级 IEC 61000-4-2 是另一个层级的考试，板级 TVS 受回路电感与电荷位置限制，无法替代片上 CDM 防护。片上防护按事件分工：轨二极管与电源钳位承接 HBM/MM 的慢沿大能量，分布式本地钳位解决 CDM 的快沿低感泄放，ggNMOS 与 SCR 靠 snapback 扛大电流但必须与闩锁评审联动。