密勒效应与密勒电容：增益怎样把反馈电容放大到输入端
一颗物理上只有 1 pF 的电容，跨接在一个增益 100 倍的反相放大器输入与输出之间，从输入端看进去却像超过 100 pF——这不是测量误差，而是模拟与数字电路里反复出现的密勒效应，被「放大」后的等效输入电容称为密勒电容。密勒效应与密勒电容一边决定了运放的主极点与带宽上限，一边支配着数字门输入管栅漏电容的开关代价。本篇上承 MOSFET 工作原理中栅电容的物理来源，下接运放稳定性的进阶话题；混合信号边界常识给出了模拟与数字协同的系统背景，而本篇只聚焦效应本身：等效电容怎么推出来、什么条件下成立、在两类电路里各造成什么后果。极点分裂与右半平面零点的应用层内容留给密勒效应与密勒电容在运放补偿中的进阶用法，本篇不展开。
本文要回答的问题
- 跨接在反相放大器输入与输出之间的电容 Cf，为什么从输入端看等效成 Cf(1+Av)？
- 电压跟随器和同相结构为什么没有这种电容倍增，密勒效应成立的前提是什么？
- 密勒电容怎样压低运放的主极点，增益带宽积意义下带宽预算被谁锁定？
- 数字 CMOS 反相器开关时，栅漏寄生电容 Cgd 的密勒倍增怎样影响输入驱动、开关功耗与密勒平台？
- 工程上减小密勒效应有哪些手段，各自付出什么代价？
这张封面卡把全篇收成一条因果链：左起是密勒效应生效的结构条件，中间是电容两端反向摆幅带来的电荷变化，再落到可以直接代入计算的等效输入电容，最后两栏分别标出它在模拟与数字两条线上的后果。后面五个编号节依次回答链条上的每一环：前两节做推导并划清成立边界，三、四节分别进入运放与数字门，第五节给出工程决策与缓解手段。
一、反馈电容两端发生了什么：从电荷推出 Cin
先看最基本的反相放大器：输入节点电压为 v_in，放大器电压增益为 −Av（Av 表示增益的幅度，恒为正），输出 v_out = −Av·v_in。反馈电容 Cf 接在输入节点与输出节点之间。注意输入节点上并没有直流电流流入理想放大器，信号源提供的电荷全部流进了电容的输入极板。
电容储存的电荷由两端电压差决定。输入极板这一侧的电荷为：
Q = Cf · (v_in − v_out)
= Cf · (v_in + Av·v_in)
= Cf · (1 + Av) · v_in信号源要往这个节点送多少电荷，取决于 Q 随 v_in 变化的速率：
i_in = dQ/dt = Cf · (1 + Av) · dv_in/dt把它与一颗直接接地的电容 C_in 的电流方程 i = C_in·dv_in/dt 对照，形式完全一致，于是输入端的等效电容为：
C_in = Cf · (1 + Av)这就是密勒电容的核心关系式。物理直觉是：输入端只摆了 v_in，输出端却反向摆了 Av·v_in，电容两端实际承受的电压变化是 (1+Av)·v_in；输入极板必须按这个被拉大的压差充放电，信号源看到的电荷流量自然按同样倍数放大。增益越高，同一颗 Cf 在输入端显得越大。输出侧也可以做一次对称折算，得到等效电容 Cf·(1+1/Av)，增益很大时近似就是 Cf 本身——倍增几乎全部压在输入侧，这是反相结构的不对称性决定的。
读这张图抓住颜色分工：蓝色是输入一侧，红色反馈电容是密勒效应的核心元件，橙色放大器提供反向增益，灰色输出端承担被放大的反向摆幅。真正发生倍增的地方不是电容本身变大了——Cf 的物理容值自始至终没有变——而是它两端的电压摆幅被增益拉大，输入极板按拉大后的压差索取电荷。给一个示意算例（数值仅作演算，非实测）：Av = 100、Cf = 1 pF 时，C_in 约为 101 pF，片上一颗小电容就此在输入端表现为一颗上百皮法的大电容。
还要补一句频率前提：推导假定 Av 在信号频率上是恒定的实数。实际放大器的增益随频率滚降，到了高频段 Av 掉下来，倍增因子跟着缩水，所以密勒电容本质上是一个低频到中频段的等效概念，不能不分频率地套用。
二、阻抗视角与倍增边界：为什么跟随器不被放大
换阻抗角度可以得到同一个结论，也更容易看清边界。反馈电容在复频域的阻抗是 Zf = 1/(jωCf)。反相放大器的输出把输入电流「吸走」了 (1+Av) 倍，折算到输入端的等效阻抗为 Z_in = Zf/(1+Av)，阻抗缩小 (1+Av) 倍等价于电容放大 (1+Av) 倍，与电荷法互相印证。
密勒效应成立需要三个条件同时满足：第一，电容跨接在放大器的输入与输出之间；第二，增益是反相的，两端电压摆幅方向相反；第三，输出摆幅的幅度显著大于输入摆幅。三者缺一，倍增就不成立或大幅减弱。
电压跟随器是最干净的反例。它的输出直接反馈回输入，v_out ≈ v_in，增益为 +1 且同相。若在输入与输出之间接一颗电容，电容两端的压差 v_in − v_out 近似恒为零，没有电压变化就没有位移电流，对信号源而言这颗电容几乎「不存在」，自然谈不上倍增。同相放大器同理：输入端是 MOS 管的栅极，本来就不取直流电流，而反馈元件两端的信号压差由反馈网络的分压比决定，不再是反相结构里那种 (1+Av) 的悬殊摆幅。
| 对比维度 | 反相放大器 | 电压跟随器 / 同相结构 |
|---|---|---|
| 增益极性 | 反相，v_out = −Av·v_in | 同相，增益为正且接近 1（跟随器） |
| Cf 两端信号压差 | (1+Av)·v_in，被增益拉大 | 跟随器近似为 0；同相结构由分压比决定 |
| 输入等效电容 | Cf·(1+Av)，显著倍增 | 无倍增；跟随器中反馈电容几乎不取电流 |
| 输入电流来源 | 信号源承担全部倍增位移电流 | 栅极不取直流电流，位移电流极小 |
| 典型电路 | 共源放大级、反相运放、两级运放第二级 | 单位增益缓冲、源极跟随器、同相放大 |
这张表把判断方法固化下来：拿到一颗跨接电容，先算它两端的信号电压摆幅之比，倍增因子永远是「两端压差幅度除以输入摆幅」再加一，而不是看到反馈电容就套 (1+Av)。反相高增益级是密勒效应的温床，同相低增益结构则天然免疫。
三、模拟侧：主极点被压低，带宽预算被增益带宽积锁定
回到反相增益级的输入端。设信号源内阻或前级输出电阻为 R，输入节点对地的总电容为密勒电容 C_in 与原有寄生电容之和，这个 RC 节点对应一个极点：
fp ≈ 1 / (2π · R · Cf · (1 + Av))Av 通常远大于 1，极点频率近似与增益成反比地往下掉，这颗极点往往成为全电路频率最低的主极点，决定小信号带宽上限。设计者有时故意在高增益级两端跨接一颗小电容，用几皮法的物理面积换来几百皮法的等效电容，把主极点压到想要的位置——这正是 Miller 补偿的思路。示意算例（非实测）：gm2 = 1 mS、第二级增益 50 倍、Cc = 2 pF，输入端看到的等效电容约 102 pF，片上实做这颗电容需要不可接受的面积。
但主动利用是有代价的。把主极点 fp 与直流增益 Av0 连起来看，两级运放的单位增益带宽近似为：
GBW ≈ Av0 · fp ≈ gm1 / (2π · Cc)增益带宽积（GBW）守恒：补偿电容越大，主极点越低、闭环越稳定，但能用的带宽越窄。带宽、稳定性、功耗就此被绑在同一组方程里，想同时拿到高带宽与充足相位裕度，只能提高输入级跨导，也就是加电流、加功耗。
边界需要明确点一句：本篇讲的是密勒效应与密勒电容本身的物理机理和等效电容推导；补偿电容跨接之后两个极点如何「一拉一推」地分裂、前馈通路产生的右半平面（RHP）零点怎样恶化相位裕度、调零电阻与共源共栅缓冲如何消零，属于稳定性设计的应用层内容，在 Miller 补偿：两级运放极点分裂原理、RHP 零点消除与带宽代价 里完整展开。两篇的层次是「效应机理」对「工程应用」，不要混为一谈。
四、数字侧：Cgd 倍增、密勒平台与开关功耗
数字工程师通常不分析电压增益，但密勒效应在 CMOS 反相器里照样存在，载体是输入管的栅漏寄生电容 Cgd。它由两部分构成：栅与漏区交叠产生的重叠电容，以及沟道反型层在栅漏之间分配的本征电容。反相器翻转的中段，PMOS 与 NMOS 同时处于饱和区，此时反相器本身就是一个高增益反相放大器，小信号增益可达几十倍，Cgd 恰好跨接在它的输入（栅）与输出（漏）之间。
先看小信号视角：栅极节点看到的 Cgd 等效容值是 Cgd·(1+|Av|)，与模拟电路同式。再看大信号视角，数字翻转是轨到轨的：栅极从 0 摆到 Vdd 的同时，漏极从 Vdd 反向摆到 0，Cgd 两端的电压变化量达到 2·Vdd，输入侧为这颗电容付出的电荷为 ΔQ = Cgd·2·Vdd，等效到栅极就是约 2·Cgd 的开关电容。这就是数字教科书里栅极等效输入电容常写成 Cgs + 2·Cgd 的来历——系数 2 是全摆幅反向翻转的大信号平均结果，与小信号式 (1+|Av|) 描述的是同一件事的两个切面。
这张图与第一节的反相放大器拓扑一一对应：蓝色是栅极输入一侧，红色 Cgd 扮演反馈电容的角色，橙色翻转中的反相器提供反相增益，灰色输出节点做轨到轨反向摆幅。对应关系本身就是最重要的结论——数字门在翻转瞬间就是一个模拟放大器，模拟域的全部电容规律在这几百皮秒里原样生效。
密勒平台是这条机制在栅压波形上的可见痕迹。功率 MOSFET 与绝缘栅双极型晶体管的驱动波形最典型：当漏极电压开始快速摆动时，驱动电流几乎全部经 Cgd 流去支撑漏端的电压变化，栅压被「钳」在一个近似恒定的平台电压上，直到漏端摆幅完成才继续上升。平台持续时间由 Cgd 大小和驱动电流共同决定，直接关系开关损耗。片上 CMOS 反相器的栅充放电波形受同一物理支配，只是尺度更小、常被封装寄生参数淹没。
对数字设计的实际影响有三条。其一，输入负载变大：等效输入电容抬高，前级门要驱动的负载比只看 Cgs 时重，传播延迟增加；门尺寸与缓冲链怎样按这个负载逐级放大，正是密勒效应与密勒电容抬高输入负载后的尺寸算术：逻辑努力与扇出处理的问题。其二，动态功耗上升：每次翻转的开关功耗 P = α·C_eff·Vdd²·f，其中 C_eff 计入倍增后的栅电容，密勒效应让每颗管子开关一次都多付一份电荷。其三，两侧耦合加剧：Cgd 是反馈通路，输出端的噪声和振铃会通过它耦合回脆弱的栅节点，深亚微米工艺里重叠电容占比上升，这条耦合在信号完整性分析中不能忽略。功耗总账的系统视角可对照芯片功耗基础。
模拟与数字两条线摆在一起，差异和共性会更清楚：
| 对比维度 | 模拟运放 / 增益级 | 数字 CMOS 反相器 |
|---|---|---|
| 增益来源 | 偏置在饱和区的受控高增益，Av 近似恒定 | 翻转中段两管同处饱和区的瞬态高增益 |
| 分析视角 | 小信号，C_in = Cf(1+Av) | 小信号同式；大信号全摆幅折算为约 2·Cgd |
| 信号摆幅 | 小信号线性摆动 | 0 到 Vdd 轨到轨翻转 |
| 主要后果 | 主极点压低、GBW 锁定带宽 | 输入负载加重、开关功耗与延迟上升 |
| 人的态度 | 可主动利用（Miller 补偿） | 主要是要压住的寄生代价 |
| 典型波形特征 | 幅频曲线主极点滚降 | 栅压密勒平台、输出翻转延迟 |
五、工程决策：正误例与减小密勒效应的手段
先看一个高频误判。某共源放大级增益 80 倍，版图上输入与输出走线平行了一段，寄生耦合电容估出来只有 0.5 fF，被认为可以忽略。代入密勒公式（示意演算，非实测）：输入端等效为 0.5 fF × 81 ≈ 40.5 fF，超过该节点原有寄生电容的总和，主极点被一颗「看不见」的走线电容主导，流片后带宽比目标低了近一半。根源是只评估物理电容、不乘倍增因子。正确判据是：高增益反相节点上，任何输入到输出的耦合电容都要先乘 (1+Av) 再参与预算。
反过来，主动利用密勒效应的正例就是两级运放的补偿电容：与其在输入端实做上百皮法的大电容，不如跨接小电容借增益倍增，用物理面积换等效容值，具体设计方程见前述进阶篇。
当密勒效应确实需要压制时，常用手段与代价如下：
| 手段 | 做法 | 抑制原理 | 代价 |
|---|---|---|---|
| 拉大走线间距 | 输入与输出金属避免平行、缩短并行走线长度 | 平行板电容随间距增大而下降 | 布线拥塞、版图面积增加 |
| 屏蔽地线 | 输入输出之间插接地金属屏蔽层 | 把反馈耦合截断为两个对地电容 | 屏蔽层自身引入对地寄生，可能加重负载 |
| 共源共栅结构 | 输入管上方叠共栅管 | 输入管漏端电压摆幅被共栅管压低，倍增因子随之下降 | 多耗一个过驱动电压的电压余度，低压设计受限 |
| 差分中和 | 差分对交叉耦合补偿电容，对消反馈电流 | 射频差分电路常用，两路密勒电流互相抵消 | 对器件匹配与版图对称性要求高 |
| 增强驱动能力 | 数字链中加大前级门、插入缓冲器 | 不减小电容，但缩短充放电时间 | 缓冲器自身功耗与面积增加，见逻辑努力方法 |
| 工艺选择 | 更薄栅氧、优化侧墙降低重叠电容 | 从器件层面减小 Cgd 的物理来源 | 由工艺决定，设计端只能选型不能改变 |
这张思维导图把全篇收成六族：核心关系是要记住的唯一公式，前提与失效情形划出适用边界，模拟与数字是同一机制的两副面孔，缓解手段按「减小物理电容」与「压低摆幅或增强驱动」两条思路归类。选手段前先判断处在哪一侧：模拟设计可以权衡要不要主动利用，数字设计则是在给定工艺下管理负载与功耗。
这一篇在知识体系里的位置
本篇处在「器件寄生参数—电路等效—系统设计」的接合处：栅电容与 Cgd 的物理来源回到 MOSFET 工作原理；模拟与数字为何共享同一套电容规律，系统背景见混合信号边界常识；密勒电容在运放稳定性中的主动应用——极点分裂、RHP 零点与消零手段——深入到 Miller 补偿：两级运放极点分裂原理、RHP 零点消除与带宽代价；数字侧倍增输入负载之后的门尺寸与缓冲链算术见逻辑努力与扇出，开关功耗在整颗芯片功耗账本里的位置见芯片功耗基础。
总结
密勒效应与密勒电容的根源是一句话：反相放大器把反馈电容两端的电压摆幅拉大到 (1+Av) 倍，输入极板按这个压差充放电，从输入端等效出 C_in ≈ Cf(1+Av) 的密勒电容，而输出侧等效容值仍近似 Cf。倍增成立要求跨接、反相、输出摆幅显著大于输入三个条件，电压跟随器因两端压差近似为零而天然免疫，高频增益滚降后倍增也会缩水。模拟域里，密勒电容压低增益级主极点、把带宽锁进增益带宽积，既可以被 Miller 补偿主动利用，也构成带宽与稳定性的代价；数字域里，CMOS 反相器翻转中段等效为高增益反相级，栅漏电容 Cgd 小信号按 (1+|Av|) 倍增、大信号全摆幅折算为约 2·Cgd，表现为更重的输入负载、更高的开关功耗与栅压波形上的密勒平台。工程上应对的思路是减小物理耦合（间距、屏蔽）、压低关键节点摆幅（共源共栅、差分中和）或增强驱动（缓冲链），而任何高增益反相节点上的耦合电容都必须先乘倍增因子再进预算——这是把密勒效应与密勒电容用对地方的第一条纪律。