DRC 与 LVS 各查什么：制造裕量与网表等价的两道物理验证关

一份版图画完，离交给晶圆厂还差两道最基础的物理验证关：DRC 与 LVS。新人常把它们当成「工具跑一遍、报错清零就行」的例行步骤，却分不清两者各自在检查什么，于是出现「DRC 全绿但 LVS 一片红」「LVS 过了却 DRC 挂着间距违例」这类困惑。本篇是入门层的一阶概念地图，只回答「各查什么、为什么需要两套」；版图在整个设计流程中的位置可先读布局布线——物理实现总览，流片交卷的完整签核背景见 tape-out 是什么：为什么流片像「交卷后不能改」。

本文要回答的问题

• 设计规则（design rule）为什么存在，最小线宽、间距、包围量背后对应哪些制造偏差？
• DRC 拿什么做依据、检查版图的哪些东西，通过了证明什么？
• LVS 为什么要先做版图抽取，器件级与连通性比对具体在比什么？
• 为什么「DRC 管能不能造出来、LVS 管是不是这个电路」，两类失败为什么互不替代？
• ERC、天线规则这些检查与 DRC、LVS 是什么关系，物理验证的完整地图长什么样？

一、两句话先分清：一道管制造，一道管电路

DRC（Design Rule Check，设计规则检查）与 LVS（Layout Versus Schematic，版图与原理图一致性检查）面对的是同一份版图数据，回答的却是两个独立的问题。DRC 把版图当作一堆几何图形，逐条核对它是否满足晶圆厂给出的几何合同；LVS 则把版图还原成电路，再和设计意图的网表做拓扑比对。

读这张对照卡抓住一条分界：DRC 全程不需要知道这份版图想实现什么电路，它眼里只有形状和尺寸；LVS 则必须先认出器件、还原连接，把几何世界翻译回电路世界才有得比。一个少连一根金属的版图可以 DRC 全绿，一个间距违规的版图也可能 LVS 通过——这正是两套检查必须并存的原因，第五节会展开这两个对调的例子。

二、设计规则为什么存在：制造不是复印，每一步都带偏差

要理解 DRC 在查什么，先理解它查的规则从哪来。芯片制造不是把版图一比一「复印」到硅片上：光刻有衍射和邻近效应，刻蚀有侧向收缩，多层工艺之间有套准（overlay）偏差，化学机械研磨（CMP）还有平坦化不均匀。每一步都会让硅片上的实际形状偏离版图的理想图形，而且偏差大小随工艺波动。

晶圆厂用大量工程数据标定每个工艺节点的偏差分布，再反推出一组几何下限：只要版图满足这些下限，即使各步偏差按最坏情况叠加，成品仍能保持连通、绝缘和器件完整。这组下限就是设计规则，它的本质是用几何尺寸购买制造裕量。

这张图把三类典型偏差和它们对应的规则族画在了一起。蓝色节点是「偏差来源加规则应对」，灰色是输入版图，绿色是规则要保住的结果。注意方向：不是先有规则再去找偏差，而是先量化制造偏差，再把偏差折算成设计者必须遵守的几何数字。规则数值随工艺节点收紧——同样是最小线宽，成熟工艺可能是几百纳米，先进节点只有几纳米——但「裕量」这个含义不变。

规则族	约束的几何量	防范的主要制造偏差	违例后的物理后果
width（最小线宽）	同层金属、多晶硅等线条的宽度下限	光刻衍射、刻蚀收缩使线条进一步变细	线条印断成开路，或电阻异常升高
spacing（最小间距）	同层或异层图形之间的净距下限	刻蚀侧向钻蚀、图形畸变使间距再缩小	相邻图形短接，网络短路
enclosure（最小包围）	上层图形对孔、孔对下层图形的包围量	多层之间的套准对准偏差	错位后接触面积不足甚至脱开，接触失效
via/contact 规则	单孔尺寸、阵列孔、冗余孔要求	孔刻蚀不均匀、单孔失效率	接触电阻偏大或通孔开路
density（密度规则）	各层图形在区域内的面积占比区间	CMP 研磨速率随局部密度变化	表面碟形凹陷，后续层光刻失焦

这张表回答了一个常见疑问：规则为什么琐碎到几十上百条。因为制造步骤本身就有几十上百道，每道工序的偏差模式不同，折算出来的几何约束自然不同。工具实施时，晶圆厂把全部规则写进工艺包（rule deck），设计者拿到的是对应具体工艺版本的一整套可执行检查，而不是几条经验值。

三、DRC 怎么查：拿几何合同逐条量版图

DRC 的执行逻辑相对直白：工具读入版图数据（GDS 或 OASIS 格式），按工艺包里的每条规则对图形做几何运算——量宽度、算净距、查包围、统计密度，任何一处跌破下限就报一条 violation，附上违例类型、坐标和涉及的图层。

理解 DRC 要抓住三个特性。第一，它是纯几何检查，不读电路网表。工具不知道这根金属属于哪个信号、这个晶体管打算实现什么逻辑，所以「线少连了一根」「两个本不该碰的网络接在一起」这类连通性错误，只要形状上不违规，DRC 一条都不会报。

第二，规则是分图层、分场景的。同一条间距规则，平行长走线、线端对线端（tip-to-tip）、宽线对窄线的数值可能不同；不同金属层之间还有层间间距和对齐规则。检查工具按图层和图形关系分别运算，报错也按规则编号归类，修复时要回到对应规则的定义去看违例条件，而不是凭数字猜。

第三，DRC 通过是有口径的。它只证明版图对当前版本工艺包里的规则全部满足，既不证明连接正确，也不覆盖电迁移、IR Drop 这类上电后才暴露的可靠性问题，更不担保天线效应、闩锁等其他物理效应。把「DRC 清零」等同于「版图没问题」是后端新人最常见的误判，DRC为零代表版图没问题吗：LVS、天线、密度和可靠性还都没算专门展开了这条边界，本篇只建立分工直觉，不重复其细节。

密度违例的修复方式也值得一提：它通常不是改走线，而是在空白区域补 dummy fill（不连接任何电路的冗余图形），把局部密度拉回规则区间。这说明 DRC 违例不全是「画错了」，有一类是「工艺均匀性没喂饱」，修复思路和间距违例完全不同。

四、LVS 怎么查：先抽取网表，再打拓扑官司

LVS 的目标是判断版图实现的电路与设计意图是否同一个，但版图数据里只有一层层几何图形，没有「晶体管」「网络」这种电路对象。所以 LVS 的第一步必须是版图抽取（extraction）：工具依据工艺层的组合规则，从图形中识别器件——有源区与多晶硅交叠处认出 MOS 管、阱和注入层确定管型、金属与孔的连通还原出网络——最终生成一份版图侧的 SPICE 网表。

这张流程图的读法：真正参与比对的是两份网表，而不是版图图形与原理图直接对。蓝色两个节点是 LVS 独有的抽取环节，紫色是核心判定，绿色和红色是两个出口。比对沿两个维度展开：

• 器件级比对：两边的器件类型（NMOS/PMOS/电阻/电容等）和数量是否一致，器件登记的关键参数是否匹配，例如 MOS 管的宽长比 W/L、finger 数。版图上一个本该是 PMOS 的管子因阱接错被识别成 NMOS，会在这里直接报器件类型不符。
• 连通性比对：以网络为单位核对拓扑——每个网络挂了哪些器件引脚，版图侧是否多出短路（两个网络被一根金属意外合并）、是否存在开路（同一网络被断成两截）、有没有浮空引脚。工具会对网络和器件做自动重命名匹配，所以报错里的名字常是工具编号，需要回到版图按坐标定位。

抽取这一步同时划出了 LVS 的视野边界：提取器只关心图形能否归约成器件和连接，走线绕法、线宽变化、接触孔数量这些细节在网表里不存在，LVS 自然不予担保。因此 LVS clean 的准确含义是「拓扑与器件参数等价」，而非「版图与原理图处处一致」，这条口径的细节见 LVS通过代表网表版图完全一致吗：等价只在拓扑与器件参数这层。

五、两类失败互不替代：两个对调的例子

DRC 与 LVS 检查的对象层不同，失败模式也就互不覆盖。用两个极端例子可以把分工钉死。

第一个例子：版图里少画了一根连接金属。少一根线不违反任何宽度、间距规则，DRC 报零；但抽取后参考网表上的一个网络变成浮空或两段开路，LVS 立刻报 mismatch。第二个例子反过来：两根不同网络的金属画得太近，间距跌破规则下限，但它们并没有真正接触。此时 LVS 看到的是两个绝缘的独立网络，拓扑完全正确、判定通过；DRC 则报 spacing 违例，因为制造刻蚀后这两根线很可能短接。

对比维度	DRC 失败	LVS 失败
报错形式	几何违例编号加图层、坐标	器件/网络差异清单，常配短路开路标记
问题性质	尺寸或密度不满足工艺合同	抽取电路与参考网表不等价
典型根因	线宽过窄、间距不足、包围不够、密度失衡	漏连线、金属意外短接、器件认错、W/L 不符
主要修复手段	调图形、挪线、补 dummy fill	改连接、修阱/注入层、核对器件参数
对方能否替代发现	不能：连通错误几何上可能合法	不能：几何违规但未短接时拓扑仍然正确
修复后的回归	改动金属后需重跑 LVS 与其他检查	改连接后需重跑 DRC，确认新几何合规

表里最后一行容易被忽略：物理验证的各分支共享同一份版图，任何修复都会改动图形，修完 DRC 可能引入新的连接差异，修完 LVS 也可能制造新的间距违例。所以工程惯例是每轮 ECO 后用同一份新版图把全套检查重跑一遍，而不是只重跑报错的那一类。工具流程、waiver 管理和签核闭环的完整做法属于专家层内容，可在建立本篇概念后阅读 DRC、LVS、ANT 与物理验证：foundry deck、waiver 和签核闭环。

六、常见误区与物理验证的完整地图

在两关的分工之外，新人还常踩三个认知坑，先把它们摆出来。

常见误区	实际情况
DRC 过了就能流片	只过了几何关，LVS、天线、密度、可靠性签核都还没算
LVS 过了说明版图和原理图完全一样	只担保拓扑与器件参数等价，走线形状、匹配性、时序都不管
设计规则是设计公司自己定的	规则由晶圆厂随工艺包下发，与具体工艺版本绑定，不能跨节点套用
两套检查装一个工具就能互相替代	几何运算与网表比对是两条独立判定路径，工具集成不改变检查性质
违例数字差不多就能放过	规则值对应统计良率裕量，压线和破例都需要晶圆厂 waiver，设计者无权自行放宽

除了 DRC、LVS，物理验证家族还有几位成员，它们和两关的关系可以用下面的导图收拢。

这张导图按「几何、电路、其他物理效应、签核关系」四组收拢全篇。ERC（Electrical Rule Check，电气规则检查）管电源地短路、浮空阱、阱偏置这类电气层面的异常；天线规则（ANT）管制造刻蚀过程中长金属积累电荷击穿栅氧的风险；latch-up 检查关注 CMOS 寄生可控硅闩锁。它们与 DRC 一样常从几何图形出发，但判定的是电气或可靠性效应，不能归并进 DRC。顺带一提，「规则检查」这个思路在设计的其他领域也存在，比如测试领域对可测性结构的约束，可参考可测性设计规则检查：时钟复位可控、三态总线与组合环路，但那套规则服务于测试可控性，与制造规则是两回事。

这一篇在知识体系里的位置

本篇处在物理实现与流片签核之间：上游是布局布线——物理实现总览讲的版图如何从门级网表长成，下游是 tape-out 是什么：为什么流片像「交卷后不能改」讲的交卷门槛。本文只建立 DRC 与 LVS 的一阶概念地图：规则背后的制造裕量、抽取加比对的判定路径、两类失败的不可替代性。两个具体误区的深入辨析由 DRC为零代表版图没问题吗 与 LVS通过代表网表版图完全一致吗 承接；工艺包、waiver、层次化验证和签核归档等工程细节，则在专家层的 DRC、LVS、ANT 与物理验证 中展开。

总结

**DRC 与 LVS 的分工可以浓缩成两句话：DRC 管版图能不能被这个工艺造出来，LVS 管造出来的是不是设计要的那个电路。**设计规则不是凭空设定的数字，而是把光刻衍射、刻蚀收缩、套准偏差等制造波动折算成的几何裕量，width、spacing、enclosure、density 各对应一类偏差后果；DRC 拿工艺包对版图做纯几何运算，不读网表，过了只证明几何落在制造窗口内。LVS 多一道版图抽取，先把图形还原成器件与网络，再在器件级和连通性两个维度与参考网表做拓扑等价判定。少连线而 DRC 全绿、间距违规而 LVS 通过，这两个对调的例子说明两类失败互不覆盖、互不替代，任何一关不 clean 都不能流片，且任何修复后都要把全套检查重跑。再往外，ERC、天线、latch-up 各管一类物理效应，所有 clean 合在一起才构成完整的物理验证签核。