极客工场

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EDA（电子设计自动化）领域导读 ​

如果说 芯片设计导读 讲的是「芯片怎么造出来」，那 EDA 讲的就是「造芯片的那套软件本身」——它怎么分工、背后是什么算法、数据怎么交换、为什么三家巨头垄断了几十年、开源的能不能打、AI 又会怎么改写它。本域把 EDA 当作一个独立的软件与算法领域来展开。

本域属于「集成电路大类」，与 芯片设计（用工具造芯片）、数字芯片验证（用工具证明设计对）、低功耗 与 DPA（用工具量功耗）互为表里：那边是 EDA 的「用户视角」，这边是「工具本身的视角」。

一句话领域定位 ​

EDA 是把人类能理解的高层设计描述，自动翻译成几十亿个晶体管的物理几何的一整套编译器。芯片之所以能做到今天的规模，不是因为人画得动几十亿个门，而是因为这条翻译链路上的每一步都被 EDA 自动化了。

把 EDA 想成「芯片世界的编译器 + 操作系统 + 质量认证体系」三合一或许最贴切：它像编译器一样把高级表示逐级降到低级几何；像操作系统一样管理着 PDK（工艺设计套件）、库、约束、版本与流程编排；又像质量认证体系一样，它给出的时序/功耗/物理报告是流片前唯一被信任的「盖戳」。理解 EDA，要同时用**技术（编译链 + 算法）和产业（垄断 + 认证 + 生态）**两只眼看，缺一只都会误判。

心智模型一：一条「抽象逐级下降」的编译链 ​

理解 EDA 最好的方式，是把它看成一条不断降低抽象层级的流水线，每一步都是一类工具、一种数据格式、一次「语义保持但表示更具体」的转换：

层级表示关键工具交换格式
行为 / 架构功能意图、C/C++ 模型HLS、架构仿真C/C++、SystemC
RTL寄存器传输（Verilog/SV/VHDL）仿真器、Lint、形式验证RTL、SVA
门级网表工艺标准单元互连逻辑综合、DFT网表、SDC、SAIF
物理版图单元摆放与走线布局布线 P&R、CTSLEF/DEF、SPEF
掩模几何可制造的多边形物理验证、时序/功耗签核、DFMGDSII/OASIS、SDF、LIB
EDA 编译链：每一级「保功能」且「可签核」（第 7 张）

看懂这张「层级—工具—格式」表，就抓住了整个 EDA 工具矩阵的骨架。一个实用的记忆法：设计数据往下走（RTL→网表→GDSII），约束与反馈往上走（SDC 约束、SPEF 寄生、STA 报告反向指导 RTL 与综合迭代），整个链条是个反复迭代的闭环，而不是一次性瀑布。

心智模型二：为什么 EDA 是「算法 + NP 难」的行业 ​

EDA 工具的内核几乎都是在巨大离散空间里求近似最优的算法：逻辑综合是多级逻辑优化（共享、因式分解），布局是超大规模划分与二次分配，布线是带拥塞的斯坦纳树与迷宫路由，时序收敛是在图上做增量优化。这些问题大多是 NP 难的——精确不可解，只能靠模拟退火、图划分、线性/非线性规划、启发式迭代去逼近。

EDA 核心算法在流程中的分布（第 8 张）

这带来两个行业后果：

  1. 壁垒是几十年攒下的算法与签核认证，不是写个界面就能替代；工具必须被代工厂的工艺库和签核流程「认证」过才算数。
  2. 谁定义了数据格式与签核口径，谁就锁定了生态——这正是三大家商业模式的根。

更微妙的是，EDA 算法对「错」的容忍度极低：编译器偶发次优代码最多慢一点，而 EDA 一个误报或漏报，可能让一次流片作废。所以工业 EDA 宁可保守、慢、结果可复现，也不追求论文式的激进出彩——这也是学术界漂亮算法进工业产品要走很多年的原因。

心智模型三：为什么三大家能垄断几十年 ​

护城河说明
全流程绑定综合 → P&R → 签核环环相扣，单点替换风险极高，客户倾向买整套
工艺认证最新工艺节点的库、设计套件（PDK）、签核基线只对主流工具提前开放、深度联调
数据格式与生态大量事实标准格式 + 几十年沉淀的 IP、脚本、流程与人才
极高可靠性要求工具一个 bug 可能让一次流片损失千万级 NRE，客户不敢用未经验证的新工具
EDA 三道护城河与后来者的缝隙（第 9 张）

所以看 EDA 产业，不能只比「功能有没有」，要看先进工艺签核认证、全流程闭环、生态锁定这三道墙。开源与国产的机会，也都能在这三道墙的缝隙里找到（成熟工艺、点工具、教育/小批量、自主可控政策）。

验证：EDA 里人力最密、工具最密的一环 ​

芯片项目里验证常占一半以上人力，对应的工具也最密集：仿真器（事件驱动怎么「跑」RTL）、断言 SVA、覆盖率、形式验证（数学穷举而非激励）、Emulation 与 FPGA 原型（硬件加速）。验证方法学全景独立成域，见 数字芯片验证导读。

这一环与功耗分析直接交界——仿真产生的 VCD/SAIF 正是 DPA 的输入；而海量回归产生的波形怎么存、怎么压缩、怎么按需回放，本身就是工程难题，见 仿真波形数据库横评。

正在改写格局的三股力量 ​

理解 EDA 的「现在」，还要看清三股从不同方向冲击三大家的力量，它们各有真实突破口也各有硬边界：

  • 开源 EDA：Verilator（仿真/综合）、Yosys（综合）、OpenROAD（数字后端）已能在成熟工艺走通全流程，加上 SKY130 这类开源 PDK，让个人和教学也能「设计 + 流片」；硬边界在先进工艺签核认证与大规模产能。见 开源 EDA。
  • 国产 EDA：在点工具、成熟工艺、自主可控政策驱动下快速补位，短板在全流程闭环与最先进节点的工艺数据。见 国产 EDA 现状。
  • AI for EDA：机器学习最早在布局布线（如 Google 芯片布局）、时序预测、设计空间探索落地，擅长在 NP 难问题上给出更好的启发式初值；但签核要的是可证伪的确定性，AI 目前更像「加速器」而非「替代者」。见 AI 与 EDA。
三股力量冲击三道墙（第 10 张）

三股力量的共同突破口都在「成熟工艺、点工具、给 NP 难问题更好初值」，共同硬边界都是「先进工艺签核认证 + 全流程生态锁定」。这不是谁一夜颠覆谁的故事，而是在墙缝里持续蚕食、随工艺与生态迁移此消彼长的长期博弈。

知识地图 ​

EDA（电子设计自动化）领域导读 示意图（第 11 张）

深入：EDA 工具链是怎么协同工作的 ​

光有一张工具分类表还不够，理解 EDA 的关键，是看这些工具在一次真实流片里如何靠数据文件彼此咬合。下面把前面散落的格式串成一条可执行的流水线。

一次流片里流动的数据 ​

设计之初，代工厂交付 PDK（工艺设计套件）：里面有工艺规则、器件模型、标准单元物理信息 LEF（抽象的引脚与障碍）和时序/功耗特征库 LIB（每个单元在各工艺角下的延迟、功耗、面积）。这是整条链的「物理地基」。

前端写好 RTL、用 SDC 描述时钟与例外约束后，综合工具读 RTL + LIB + SDC，输出门级网表；随后 P&R 工具读网表 + LEF/DEF（DEF 承载摆放与布线的物理坐标）+ SDC，完成 floorplan→place→CTS→route，从版图抽出寄生参数写成 SPEF（RC 网络）；STA 工具把网表 + SPEF + LIB + SDC 结合，算出每条路径的真实延迟与 slack；若要做门级仿真，还要把延迟反标成 SDF。最终物理版图以 GDSII/OASIS 交给代工厂，过 DRC（设计规则检查） 与 LVS（版图 vs 原理图一致性） 两道物理验证。

一次流片中数据如何在工具间流动（第 12 张）

记住一个原则：EDA 工具之间从不直接「对话」，一切靠标准格式文件解耦。这既是生态得以分工的前提，也意味着格式口径一旦错配（库版本、角点、单位、时序例外不一致），结果会「静默地错」——工具照跑、报告照出，但数字不可信。资深工程师很大一部分功力，就花在保证这些交接数据的一致性与可追溯上。

仿真器内部：事件驱动到底在跑什么 ​

很多人用了多年 VCS/Questa 也不清楚仿真器原理。数字仿真本质是离散事件驱动：信号每次跳变是一个带时间戳的「事件」，被放进时间队列；仿真器按时间先后取出事件，更新所有对该信号敏感的 always/assign，产生新事件，直到队列清空或达到结束时间。这解释了几件事：为什么 #1 延时、非阻塞赋值（NBA，分活跃/非活跃区域）会影响仿真语义；为什么 RTL 仿真相对真实硬件慢几个数量级（软件在逐事件调度）；为什么会出现仿真特有的「零延时竞争」。Verilator 走的是另一条路——它把 RTL 编译成 C++ 再用普通编译器优化执行，放弃严格的事件周期与部分可综合性之外的语义，换来 10～100 倍提速，特别适合嵌入式软件协同仿真，但不能直接替代签核级仿真器。

形式验证：不靠激励的数学证明 ​

仿真只能证明「在跑过的这些激励下没出错」，而**形式验证（Formal）用 SAT/SMT 求解器在数学上证明「对所有可能输入，某条属性恒成立」。你写的 SVA 断言直接变成待证明的性质（property）：工具要么给出「proven（证明成立）」，要么给出一条导致违反的最短反例波形。它在控制密集型逻辑上极其强大——仲裁器、总线协议、FIFO 指针、缓存一致性、有限状态机的死锁/活性，往往几分钟就能穷尽仿真永远随机不到的 corner；但它的容量随设计规模急剧恶化（状态爆炸），所以实战中常配合「黑盒化数据通路、只证明控制逻辑」和「连通性检查（FPGA/网表与 RTL 是否等价）」使用。综合和布局布线后跑的逻辑等价性检查（LEC/Formality）**也是形式方法：证明网表与 RTL 功能严格等价，让后端可以放心做物理优化。

点工具 vs 全流程：企业怎么选 ​

三大家都卖「全流程套餐」，但真实企业几乎都是混合栈：用 A 家的综合、B 家的 P&R、C 家的签核 STA，因为不同工具在不同节点、不同设计类型上各有所长，且签核工具往往由设计方与代工厂共同认证、不敢轻易换。这种「实现用一套、签核用另一套」的搭配还能交叉验证，降低单一工具 bug 的风险。代价是流程集成（脚本、格式转换、版本锁定、license 管理）极其复杂，催生了专门的 CAD/流程工程师岗位。开源 EDA（OpenROAD 等）的价值，除了低成本，更在于全链路透明可改，适合研究、教学与对自主可控有硬要求的成熟工艺项目。

数字之外：模拟/混合信号与制造端 EDA ​

谈 EDA 容易只盯着数字流程，但整个工具市场里另外两块同样关键、且壁垒不低于数字。

模拟与混合信号（AMS） 走的是完全不同的范式：模拟电路没有「综合」这一步，工程师在电路图编辑器里手工设计运放、PLL、ADC/DAC、SerDes，靠的是 SPICE 类电路仿真器——它直接对晶体管级的非线性微分方程做数值求解（牛顿迭代 + 瞬态/交流/噪声分析），精度极高、速度极慢，一个模块可能跑几小时。版图也大量手工绘制，再靠物理验证（DRC/LVS/ANT）与寄生提取后仿真（post-layout simulation）确认。混合信号芯片（如射频收发、PMIC、高速 SerDes）要把数字事件仿真与模拟求解做协同仿真（AMS cosim），接口与收敛都是难题。模拟 EDA 的算法 know-how、器件模型（BSIM 等）与设计师经验沉淀极深，是国产/开源工具最薄弱的环节之一。

制造端 EDA（CAT，Computer-Aided Technology） 位于设计完成之后、光刻之前，解决的是「版图怎么变成能曝光的掩模」。核心包括：OPC（光学临近效应修正）——由于光刻波长远大于器件尺寸，掩模上要预先对图形做复杂畸变补偿，背后是大规模计算光刻；RET/光源掩模联合优化 SMO、掩模合成与检查、DFM（可制造性设计）、工艺仿真与良率分析。这一类工具与代工厂工艺数据绑定最深、计算量最大（常跑在海量 CPU/GPU 集群上），也是近年「AI 计算光刻」最受关注的落地点。理解这两块，才能解释为什么 EDA 不是一个工具，而是横跨设计、验证、制造的一整套软件工业。

评价一个 EDA 工具到底看什么 ​

最后给一个可操作的选型/评估视角，避免只看功能清单：一看签核资质——是否被目标代工厂、目标工艺节点认证为可签核工具，这是一票否决项；二看结果质量（QoR）——同样的 RTL 与约束，综合/P&R 后给出的 WNS（最差负裕量）、面积、功耗、能否收敛，通常要拿真实设计跑分对比；三看可扩展性与脚本生态——TCL/Python 接口、增量流程、与既有 CI/回归体系集成的成本；四看容量与运行时间——能吞下多大规模、单机还是分布式、一轮多久，直接决定迭代速度；五看可观测性与可调试性——报告、日志、增量 ECO、违例定位是否好用；六才是 license 成本。把这六条排好权重，就能跳出「谁宣传得好」，回到工程本质去评价工具。

从历史看 EDA：为什么是软件吃掉了硬件设计 ​

回看 EDA 的演化，能更深刻地理解今天的格局。最早的芯片是工程师在图纸上手工画晶体管和多边形的——几千个门尚可应付，上万门后彻底不可持续，于是出现了第一代「几何设计自动化」（布局布线、设计规则检查）。随后 HDL（VHDL、Verilog）与逻辑综合是一次决定性的范式跃迁：工程师第一次可以在寄存器传输的抽象层描述「做什么」，由工具决定「用哪些门实现」，设计产能因此跃升了几个数量级。再往后，设计规模把验证推成瓶颈，事件仿真器、硬件描述语言的面向对象扩展（SystemVerilog）、断言、覆盖率与 UVM 方法学相继成熟；与此同时物理侧引入时序驱动综合、信号完整性、多角点签核来应对深亚微米效应。每一次范式转移的背后都是同一条规律：工艺把更多晶体管塞进芯片，人力就必须被更高一层的抽象和自动化吸收掉。今天 AI 被寄予的期望——自动生成约束、预测时序违例、自动布局甚至自动生成 RTL——本质仍是这条「抽象层不断上移」规律的延续。区别在于，签核世界要求确定性和可追责，而概率式的 AI 输出还难以独立承担「盖戳」责任，这决定了它短期内是嵌进既有流程的强力助手，而非可以对结果签字的主体。读懂这条以抽象换产能的历史主线，就不会在「开源能否颠覆」「AI 会不会取代 EDA 工程师」这类问题上走极端。

文档索引 ​

0. 入门主干 ​

0b. 设计数据流主线（交接视角） ​

与上面 00–04「工具怎么操作」不同，这组沿设计数据组织：每一站吃什么、吐什么、什么版本/角才算「同一颗芯片」、失败往哪回灌。

主线 S0–S7

  • S0 数据的源头 —— RTL 之前：市场/架构规格、C/SystemC 参考模型与 ISS 黄金模型、寄存器 spec、UPF 0.x 与编码/DFT 规范如何冻结成「出生证」。
  • S1 RTL 单一事实源 —— 一份 golden RTL 被仿真/Lint/CDC/形式/UPF/早期综合多视图并发消费，filelist/waiver/波形如何随 tag 冻结。
  • S2 综合数据交接 —— RTL+SDC+多角 LIB 怎样变成门级网表、SDF、QoR 与 LEC 证据；功能网表与 DFT 网表为何要分开签收。
  • S3 布局数据交接 —— 门级网表 + LEF/DEF 怎样落到 floorplan、电源规划、单元坐标，UPF 逻辑域如何物理成隔离/电平移位/保持单元。
  • S4 时钟树与布线 —— CTS 与 detail route 把理想连线变成带真实 RC 的布线网表；真实时钟为何要回写 STA、网表与 DEF 为何必须同源。
  • S5 签核数据枢纽 —— 一份物理与活动基线同时喂 STA、功耗、IR/EM 三把尺，MMMC 基线四元组与 ECO 回灌。
  • S6 物理验证与 GDS —— DRC/LVS/ANT/PERC + dummy fill 怎样把布线数据变成可流片的 golden GDSII/OASIS。
  • S7 掩模数据准备 —— GDS 经 fracture/OPC/MRC 变成 MEBES/OASIS.MASK 与 tape-out 订单包，设计团队终点与制造厂起点。

格式手册 F（跨站数据）

  • F1 RTL 与四级网表 —— 同一份逻辑在 RTL/门级/布局后/布线后网表间保功能、加物理地演化，functional/DFT/power-ready 多版本如何分主从。
  • F2 SDC 时序合同 —— 一份约束怎样按时钟/IO/例外/模式分层、随 CTS 回写、进 MMMC 签核。
  • F3 Liberty 多视图 —— NLDM/CCS/ECSM、多 PVT 角与 LIB/LEF/GDS 三视图同版纪律。
  • F4 LEF 与 DEF —— tech/cell LEF 抽象与 DEF 实例怎样从 floorplan 到 stream-out 逐站长全。
  • F5 SPEF 与 SDF —— 寄生提取与延迟反标：几何→RC→延迟三级变换、RC 角×PVT 配对、ECO 后重提。
  • F6 活动数据 VCD/SAIF —— 波形怎样有损压缩成活动率、代表性 testcase、反标覆盖率与 glitch/时钟口径如何从 S1 溯源到 S5。
  • F7 UPF 低功耗意图 —— 电源域/隔离/retention/电平移位/电源开关为何与 RTL 分离并跨综合、P&R、验证、签核一致。
  • F8 GDSII/OASIS —— 流片法律文件的 layer map、单位原点、stream-in/out、LVS 回路与 fill 后回提。
  • F9 测试数据 STIL/WGL —— ATPG 向量为何与功能仿真向量是两条链：scan pattern 经 STIL/WGL 周期化成 ATE 机台程序，fail 数据再回流补 pattern。
  • F10 PDK 与签核基线 —— 工艺角+库+rule deck+工具版本四元组为何锁同一 PDK 版次，manifest 如何记录 provenance。

横切数据治理 X

  • X1 数据交接契约 —— 里程碑交付为何是一组成熟度明确、版本锁定、责任到人的文件，附可复用 handoff checklist。
  • X2 多角多模 MMMC —— view/scenario 定义、哪些数据按角分哪些全局、库角×RC 角配对与笛卡尔积剪枝。
  • X3 ECO 与变更传播 —— functional 与 metal-only ECO 的作废链：改网表→局部重布→重提 SPEF→多角重签→重出 GDS。
  • X4 EDA 数据管理 —— release/scratch 分区、golden copy 与单向软链、manifest checksum、git 管指针/对象存储管大文件的边界与回收纪律。
  • X5 QoR 与成熟度看板 —— 工具报告→结构化指标→趋势看板的流水线，L0–L3 成熟度色阶与四条机器化放行门禁。
  • X6 硅后数据回流 —— 量产良率/silicon debug/FIB 如何回写 pattern、约束、DFM/PDK，靠归档版本串起 respin 与下一代设计（系列收官）。

0c. 工具纵深：单工具操作级 ​

上面的数据流讲「数据怎么流动」，本节讲「握着具体工具怎么把这一站跑出来」。姐妹规划 35 篇的首批（前端仿真→综合→后端→黄金签核）。

  • A1 编译型仿真器内核 —— VCS/Xcelium/Verilator 的 analyze/elaborate/codegen、DPI、分区编译、checkpoint 与常见编译排错。
  • A2 UVM 回归与覆盖率 —— testbench 编译顺序、三类覆盖率与 urg/IMC 合并（UCIS）、种子矩阵和验证收敛判据。
  • A3 Verdi 波形调试 —— 信号沿重建事务流、FSDB 与环形缓存 dump 策略、源码/断言三向联动与大容量调试。
  • A4 SV/UVM 编译落地 —— package 编译顺序、filelist/+incdir/+define、UVM 版本兼容、DPI-C，config_db/objection/factory 运行期排错。
  • A5 混合语言协同仿真 —— Verilog/VHDL/SV/SystemC/C 绑顶层与类型映射、时间精度对齐、紧密链接 vs TLM socket、DPI/FLI/VPI。
  • B1 RTL 静态检查 Lint —— SpyGlass/Verilator 规则族（可综合性/位宽/组合环/latch/复位）、基线+分级+waiver 清零治理与门禁。
  • B3 形式属性证明 —— JasperGold/VC Formal 的模型检查、BMC/归纳、反例轨迹、哪些性质适合形式，以及写能收敛断言的 assume/cover/抽象。
  • C4 DFT 扫描与 ATPG —— scan 插入与链平衡、stuck-at/transition 故障模型、test coverage 口径、TestKompress 压缩比与 DFT 代价。
  • C5 网表交付/门仿/ECO —— 综合交付清单、GTECH 映射、门级仿真与 X-prop、SDF 反标，pre-mask 功能 ECO 与 post-mask 金属 ECO/spare cell。
  • D4 布线拥塞与物理违例 —— GCell overflow 热图、short/open/spacing、天线、SI 串扰 victim/aggressor 的定位与反馈回路。
  • D5 签核前时序收敛 —— 先 setup 后 hold、多角共同 ECO、sizing/Vt/buffer/useful skew 工具箱、routability 早期预防、实现绿≠签核绿。
  • E4 功耗签核与电源完整性 —— PrimePower/Voltus/RedHawk 静态/动态功耗、SAIF/FSDB 反标、vectorless/vector、静态/动态 IR-drop 与 EM 收口。
  • F2 模拟版图与寄生后仿 —— Virtuoso 手画、共质心/叉指/dummy 匹配、guard ring，PEX 提取到 post-layout 仿真的迭代闭环。
  • B5 高层综合 HLS —— Catapult/Vitis HLS 的调度与绑定、PIPELINE/UNROLL/ARRAY_PARTITION、接口综合与 II，以及为何不能替代手写 RTL。
  • F3 数模混合协同 —— AMS Designer/XPS、Verilog-AMS、数字事件核与 SPICE 连续核的时间同步、connect module、RNM 与收敛提速。
  • F4 计算光刻 OPC —— 亚波长衍射为何必须做 OPC，规则/模型 OPC、SRAF、SMO、逆光刻 ILT，GPU/AI 加速与 foundry 工艺绑定。
  • F5 DFM/掩模数据/良率 —— 光刻/CMP/关键面积热点、冗余通孔、dummy fill、MRC 与 MDP/fracture（GDS→MEBES/OASIS.MASK）、良率闭环。
  • G1 标准单元库与 PDK —— PDK 给了什么、LEF/Liberty/Verilog/GDS/SPICE 多视图、NLDM/CCS、PVT 角与多 Vt，库认证四元组如何决定工具选型。
  • G2 ASIC↔FPGA 工具链/原型 —— Protium/S2C 多 FPGA 切割、跨片 TDM、ASIC 时钟/存储/三态/PHY 的隔离改造与从原型回灌 RTL。
  • G3 作业调度 LSF —— bsub 队列/slot/内存请求、license 作为可调度资源、多线程 vs 多机、PEND/license/OOM 排障。
  • G4 工具选型与采购 —— 以黄金签核相关性为准的评估维度、公平 PoC/盲测设计、浮动/Token/订阅 license 与三年 TCO、全套绑定 vs dual-vendor。
  • G5 先进封装与 3DIC —— Chiplet/UCIe、2.5D/3D、interposer/TSV/凸点、系统级布局、跨 die 时序与热-应力-PI 多物理签核。
  • G6 ASIC CI/CD 与 nightly 回归 —— RTL 提交期轻量门禁（lint/编译/冒烟）、nightly 全量 UVM 回归、定时综合与 STA QoR 趋势、基线与产物管理、结果聚合看板与 flaky 治理。
  • A6 硬件仿真器 Emulator —— Palladium/ZeBu/Veloce 的容量与 MHz 速度、ICE/VSP 接入、全信号可调试、早期软件与功耗活动率（规划补充篇）。
  • C1 逻辑综合 DC/Genus —— 库配对、SDC/UPF 喂入、compile_ultra/topographical、多角综合、QoR 四件套与漏约束排查。
  • D1 布局布线 Innovus —— init MMMC→floorplan→place→CTS→route 五段式、拥塞热区、checkpoint 与「实现绿≠签核绿」。
  • E1 黄金 STA PrimeTime —— timing graph、OCV/AOCV/POCV/CRPR/SI、MMMC 场景签核、报告字段与 waiver 纪律。
  • B2 CDC/RDC 静态验证 —— 为什么仿真测不出亚稳态、同步器识别、多 bit 协议与 reconvergence、复位域，SpyGlass CDC/Questa CDC 违例收敛。
  • B4 逻辑等价性检查 —— Formality/Conformal 的 key point、golden/revised 映射、SVF 引导、黑盒与模式，综合/DFT/CTS/ECO 每步安全网。
  • C2 综合约束工程 —— create/generated_clock、IO delay 预算、false path/multicycle 评审纪律、过/欠约束后果，黄金 SDC 怎样复用至后端。
  • C3 综合 QoR 报告 —— WNS/TNS、关键路径定位、面积分层、功耗反标 SAIF、电气 DRC，以及不收敛时先改约束还是改 RTL。
  • D2 布图与电源规划 —— 宏单元摆放、halo/fence、row/track、利用率余量，ring/stripe/rail 与按功耗地图做 IR-drop 预算、早期拥塞热图。
  • D3 时钟树综合 CTS —— skew/latency、OCV 与 CRPR、clock gating、useful skew 的取舍，为什么 CTS 后 setup/hold 报告整体重排。
  • E2 MMMC 与寄生签核 —— scenario/corner 笛卡尔积剪枝、OCV→AOCV→POCV 演进、SPEF 反标与反标率，corner 数量与运行时间权衡。
  • E3 物理验证 Calibre —— 为什么必须用 foundry 认证 rule deck，DRC/密度/天线、LVS 比对、ERC，waiver 纪律与回 P&R 修复。
  • E5 签核收口与 ECO 闭环 —— 基线四元组、违例分级/waiver、PT-ECO/Tempus ECO 反标、functional 与 metal-only ECO、签字组织流程。
  • F1 SPICE 电路仿真器 —— 改进节点法、牛顿-拉夫逊解非线性、时间步进与截断误差、gmin/itl/nodeset 收敛排错。

1. 产业与生态 ​

  • EDA 产业格局 —— 三大家（Synopsys / Cadence / Siemens EDA）版图与分工、商业模式（license / EDA360 / 收购扩张）、从 CAD 到 EDA 到 AI-EDA 的范式转移。

2. 工具全矩阵 ​

  • EDA 工具全矩阵 —— 按环节看工具分工：数字前端（仿真/综合）、数字后端（P&R/STA/功耗签核）、模拟混合信号（SPICE 类）、制造端（DFM/OPC/光刻仿真）。与 chip-design/eda-toolchain 分工：后者从流程看工具，本篇从工具体系看全貌。

3. 验证工具链 ​

  • EDA 验证工具链 —— 验证是一半人力、工具最密的环节：仿真器（VCS/Questa/Verilator）内部怎么「跑」RTL、断言 SVA、覆盖率、形式验证、Emulation/FPGA 原型。方法学全景见 数字芯片验证导读；VCD/SAIF 采集是验证与 DPA 的交界。

4. 核心算法 ​

  • EDA 核心算法 —— EDA 本质是 NP 难问题的工程解法：逻辑综合里的面积/延迟/功耗优化、布局布线（分区/模拟退火/迷宫路由）、时序收敛（STA 的图算法、增量优化、启发式近似）。

5. 数据格式与标准 ​

  • EDA 数据格式与标准 —— 工具之间靠什么交换数据：设计数据（GDSII/OASIS、LEF/DEF、网表）、时序/功耗数据（SDC、LIB、SPEF、VCD/SAIF、UPF）。
  • 仿真波形数据库与格式横评 —— VCD 体积爆炸与 FSDB/WLF 工具绑定的痛点、二进制波形库的索引/压缩架构，以及 VCD/FSDB/WLF 与国产 USDB/EWD/EWF/SDB 的中立横评与选型。

6. 生态与未来 ​

  • 开源 EDA —— Verilator / Yosys / OpenROAD 各解决哪一段、开源 PDK（SKY130）让个人也能设计流片、与商用工具的真实差距。
  • 国产 EDA 现状 —— 厂商格局、工具覆盖度、卡点与机遇。
  • AI 与 EDA —— 机器学习在布局布线、时序预测、设计空间探索的应用，AI 生成版图的实践与争议。

阅读推荐路径 ​

目标路径
快速搞懂 EDA 是什么本导读 → 从 RTL 到 GDS → 仿真器 → 综合器 → P&R → STA 签核
从芯片设计流程切进来chip-design-flow → eda-toolchain → 从 RTL 到 GDS → 工具全矩阵
好奇 EDA 背后算法核心算法 → 布局布线
做验证相关验证导读 → 验证工具链 → DPA（低功耗验证）
关心开源 / 国产 / AI 前景开源 EDA → 国产 EDA → AI 与 EDA

一句话总结：EDA 是「造芯片的软件工业」——技术上是一条把高层描述逐级降到晶体管几何的编译链，内核堆满 NP 难问题的精巧近似算法；产业上靠全流程绑定、工艺签核认证与生态锁定被三家巨头垄断数十年，而开源、国产与 AI 正在这三道墙的缝隙里改写格局。本域补上集成电路四视角里「工具本身」这一环。