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芯片流片流程是怎样的？ ​

更新时间：2026-09-21。问题驱动短答页。流片概念见 tapeout 详解，全流程见 芯片设计流程，前端见 RTL 设计、后端见 物理设计。

一句话回答 ​

「流片（tapeout）」是把设计好的芯片版图（GDSII）交给晶圆厂去制造的那个节点及其全过程：前端完成架构、RTL 编码与功能验证、逻辑综合和可测性设计；后端完成布图规划、布局、时钟树、布线、寄生提取、时序签核和 DRC/LVS/功耗物理验证；签核干净后把 GDSII/OASIS 交给 Foundry 制造晶圆，再切割、封装、测试，最终拿到能上机的芯片。

全流程（简化） ​

前端（与工艺相对无关，产出 RTL/网表）

  1. 需求/规格 → 架构/微架构（见 spec 到架构）。
  2. RTL 编码（Verilog/SystemVerilog）。
  3. 功能验证：仿真、断言、覆盖率、UVM（见 芯片验证在做什么）。
  4. 逻辑综合：RTL → 门级网表（见 什么是综合）。
  5. DFT 可测性设计：扫描链/BIST（见 DFT）。 形式验证保证综合/后端前后网表等价。

后端（强依赖工艺，产出版图）

  1. 数据准备/布图规划 floorplan（见 floorplan）。
  2. 电源规划、单元布局 placement。
  3. 时钟树综合 CTS。
  4. 布线 route，寄生参数提取 RC。
  5. STA 时序签核（见 STA 是什么）、功耗/IR-drop 分析（见 功耗分析）。
  6. 物理验证 DRC/LVS/ERC（见 DRC 和 LVS 区别）。
  7. 导出 GDSII/OASIS 终版版图（见 数据格式）。

制造与封测

  1. Foundry 光刻制造（见 制造、无晶圆/代工）。
  2. 切割、封装（见 封装）。
  3. 测试/良率分析（见 良率、硅后测量）。有 bug 要改版重流叫 respin，成本极高（见 respin/errata）。

MPW 与成本 ​

小团队/教学常用 MPW（多项目晶圆），多家拼一片掩模分摊高额 NRE，显著降低首次流片门槛；量产才开整片。成本结构见 一颗芯片多少钱。

常见坑 ​

  • 前后端割裂：前端不考虑时序/面积约束，后端难以收敛。
  • 流片前验证不充分：respin 数月+数百万起。
  • 漏签核项（DRC/LVS/STA/功耗/IR-drop 任一不干净）即制造风险。
  • 以为 tapeout 是终点：封测、硅后 bring-up 同样可能暴露问题。

总结 ​

流片是把签核干净的 GDSII 交晶圆厂制造的节点，前端正对 RTL——架构、编码、功能验证、综合、DFT；后端正对物理——floorplan、布局、CTS、布线、寄生提取、STA 与 DRC/LVS/功耗签核；之后是制造、封装、测试；首次流片可用 MPW 摊薄 NRE，而功能/时序/物理任一把关不严都可能导致代价极高的 respin。