floorplan 阶段在规划什么？
更新时间：2026-09-21。问题驱动短答页。电源规划细节见 floorplan 电源规划，流程见 Innovus，IR drop 见 EM/IR 电压降，拥塞见 routing congestion。
一句话回答
floorplan（布图规划）是把整个 SoC“画大地图”的第一步：确定 die 的尺寸和长宽比、IO 焊盘/PHY 的位置、SRAM/CPU/模拟等大宏模块摆在哪朝哪、标准单元行(row)和 site 网格怎么铺、电源/地网络（电源环 ring、横向纵向 strap、单元轨 rail）多粗多密、以及 blockage/keepout 和关键总线/时钟走廊。它依据连接关系（飞线）和面积/电流预算来决策，定出利用率（单元面积/可布面积）。floorplan 一旦定差，后面的时序、布线拥塞和 IR drop 基本无法靠局部优化救回，所以它决定了芯片物理收敛的“上限”。
主要规划内容
- die size / aspect ratio：由封装、面积成本、利用率目标共同决定；利用率太高会拥塞，太低浪费钱。
- IO/焊盘与 PHY：DDR、SerDes、模拟 PHY 通常必须靠边（要接 pad/ESD），位置由板级和封装约束，见 封装 SI/PI。
- 宏模块摆放：SRAM 等大宏多沿边/成列摆放、引脚方向朝数据通路，宏间留 channel 和 halo，避免窄通道，见 布线拥塞。
- 电源网络：power ring 绕宏/芯片、power strap 纵横成网格、最底层 rail 喂标准单元；按功耗预算算线宽和间距，控制 IR drop 和 EM，见 IR/EM。
- row / site / 阱朝向：标准单元只能落在对齐的 row 上，注意 tap/well 取向。
- blockage / keepout / 走廊：给时钟、宽总线预留通道，宏周围留 halo。
- 时钟根与关键路径规划：PLL 位置、时钟树可达性，见 CTS。
关键指标
- 利用率 utilization：标准单元+宏面积 / 可布面积。常在 60%~80% 量级（依设计和节点），过高难布线、过低浪费。
- IR drop 预算：动态+静态压降占 VDD 百分比要留余量，电源网格粗细据此。
- 连接关系：用飞线/数据通路带宽指导宏和数据通道就近摆放，缩短长线。
为什么说它决定上限
- 宏位置和电源网格是后期最难改的“硬骨架”。
- 摆错导致长线、拥塞、电压降，place/CTS/route 只能缓解不能根治。
- 好 floorplan 让关键数据通路短、电流路径粗、通道充足，后续收敛顺滑。
常见坑
- 为省钱把利用率压太高，详细布线不可布通。
- 大宏摆芯片中央，四周飞线交叉、形成拥塞和长线。
- 电源网格按平均电流设计，忽略 IR 热点和电迁移。
- 靠边 PHY/焊盘位置不先锁定，后期返工整个布局。
总结
floorplan 是 SoC 物理实现的宏观蓝图，定 die 尺寸与利用率、IO/PHY 和大宏摆放朝向、标准单元 row、由 ring/strap/rail 组成并按 IR/EM 预算设计的电源网格、以及 blockage 和关键走廊；它由连接关系和面积/电流预算驱动，而宏位置和电源骨架一旦定下就难改，直接决定后续时序、拥塞和压降的收敛上限，是物理设计中最值得反复推敲的一步。