三态门和双向 inout 怎么用？内部为何少用三态总线？

更新时间：2026-09-21。问题驱动短答页。开漏/I2C 见 I2C vs SPI，FPGA IO 见 IO 规划，IO 与焊盘见 IO 和 pads，多驱动/X 见 valid/ready X。

一句话回答

三态门的输出除了 0 和 1，还有第三种状态“高阻 Z（相当于断开）”。让多个器件的三态缓冲接到同一根线，各自用输出使能 OE 控制“谁在驱动、谁断开”，就能在一根线上分时双向传输，这就是 inout 端口，典型用于芯片外部的共享总线（I2C 的开漏、SRAM/DDR 的数据总线、半双工收发）。但芯片内部一般不推荐三态总线：高阻节点悬空时容易受耦合干扰、被采成 X，多个使能一旦重叠会发生电源到地的总线冲突，且内部三态不利于时序分析、DFT 扫描和低功耗。内部要共享通路应改成多路选择器（mux）或“单向数据 + valid”的握手，而把真正的三态限制在 IO 边界。

inout 的标准写法

module iobuf (
  inout  wire pad,       // 外部双向引脚
  input  wire oe,        // 1=驱动输出, 0=高阻接收
  input  wire tx,
  output wire rx
);
  assign pad = oe ? tx : 1'bz;  // 使能时驱动，否则高阻
  assign rx  = pad;             // 高阻时读外部电平
endmodule

要点：不驱动时必须置 1'bz；通常配合上拉/下拉保证高阻时电平确定。

内部为什么不用

• 高阻悬空：长线高阻时靠寄生保持，易受串扰成 X，见 串扰。
• 使能重叠冲突：两个三态同时驱动 0 和 1，造成直通大电流甚至损伤。
• DFT/时序：扫描测试难以控制高阻，STA 难以分析多个驱动者，见 扫描链。
• FPGA 限制：多数 FPGA 内部不支持三态，内部三态会被工具转成 mux，只有 IO 引脚能真三态，见 FPGA vs ASIC。

实践建议

• 三态只放在芯片/模块边界 IO，内部用 mux 或单向总线加 valid/ready，见 valid/ready 握手。
• 多个使能要保证互斥，最好用一段集中的仲裁逻辑产生 OE。
• 开漏总线（I2C）配合外接/内部上拉，靠“线与”仲裁，见 I2C vs SPI。
• testbench 驱动 inout 时也要用三态，不用时释放成 z，避免和 DUT 抢线。

常见坑

• 忘记在不驱动时给 1'bz，导致总线恒被驱动。
• 两个 OE 同时有效，0/1 对打产生 X 和大电流。
• 高阻节点没上拉，读入亚稳/X。
• 在 RTL 内部大量用三态总线，FPGA 综合被静默改成 mux、行为与预期不符。

总结

三态门提供 0/1 之外的高阻 Z，多个三态按输出使能轮流驱动同一根线即构成双向 inout，适合 IO 边界的共享/开漏/半双工总线；但芯片内部高阻节点易受干扰、使能重叠会短路冲突，也不利于 STA、扫描测试和 FPGA 映射，因此内部一律改用 mux 选择或单向数据加 valid/ready 握手，把真正的三态严格限制在引脚边界并保证使能互斥、高阻时有上拉。