case 和 if-else 综合出来有什么区别？

更新时间：2026-09-21。问题驱动短答页。编码规范见 RTL 编码风格，case 指令风险见 full_case/parallel_case。

一句话回答

if-else if-else 链在语义上天然有先后：前面的条件不满足才看后面的，所以综合结果是一条逐级选择链（优先级编码器/级联多路器），分支越多关键路径越长。case 在各选择值互斥时，可综合成一个并行多路选择器**：所有条件并行比较、输出一步选出，延迟几乎不随分支数增长。但如果用了 casez/casex 带 ? 通配、分支条件实际重叠，case 也会按书写顺序退化成优先级逻辑。要并行就保证条件真正互斥（如 onehot）、写 default，SystemVerilog 用 unique case 显式声明。**

结构对比

// 优先级链：sel 越小越先判定，路径串行长
always @(*) begin
  if      (sel[0]) y = a;
  else if (sel[1]) y = b;
  else if (sel[2]) y = c;
  else             y = d;
end

// 并行 mux：值互斥，可一步选出
always @(*) begin
  case (sel)
    2'b00:   y = a;
    2'b01:   y = b;
    2'b10:   y = c;
    default: y = d;
  endcase
end

• if-else：对应“先判谁谁优先”，适合确实有优先级的仲裁（如中断、onehot 仲裁）。
• case（互斥）：对应“等价候选里选一个”，适合译码器/寄存器选择，时序更好。

什么时候 case 也变优先级

• casez/casex 里多个模式都能匹配同一输入（通配重叠），必须按顺序决定。
• 分支表达式不是常量、存在包含关系。
• 此时可用 unique case 告诉工具“不可能同时命中”，工具据此做并行实现并在仿真期对违例报警；别只靠 // synopsys parallel_case 注释，见 full_case/parallel_case。

选择与优化

• 需要严格优先级（中断、仲裁）→ 用 if-else 或 priority case，语义即意图。
• 互斥译码、状态输出、大 mux → 用 case/unique case，得并行结构。
• 分支特别多导致 mux 过大：分段、onehot 先行、或拆成多级平衡 mux 改善时序，见 关键路径。
• 组合逻辑记得写全 else/default，避免意外 latch，见 意外锁存器。

常见坑

• 把长 if-else 链当并行译码用，分支一多关键路径爆掉。
• casez 分支重叠却以为是并行 mux，行为依赖书写顺序。
• case 不写 default，未列取值导致 latch。
• 仲裁逻辑误用 case，丢掉了本该有的优先级语义。

总结

if-else-if 链带天然先后、综合成随分支数变长的优先级选择链，适合中断/仲裁等确有优先级的场景；case 在选择值互斥时综合成延迟与分支数弱相关的并行多路器，适合译码和大规模选择，但 casez/casex 通配或分支重叠会让它退化成优先级逻辑；用互斥条件、default 和 SystemVerilog 的 unique/priority case 把意图写明，才能拿到预期的并行或优先级电路。