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FPGA 部分重配置（Partial Reconfiguration）是什么？ ​

更新时间：2026-09-21。问题驱动短答页。入门见 部分重配置入门，进阶见 部分重配置深挖，比特流固化见 比特流下载。

一句话回答 ​

部分重配置（Partial Reconfiguration，PR）是指 FPGA 在不掉电、其余逻辑继续正常运行的前提下，只把芯片上某一块「可重配置分区（Reconfigurable Partition）」的功能用另一份部分比特流动态替换掉——比如同一区域在不同时刻分别加载滤波、加密、压缩三个加速器，切换时控制、通信等静态逻辑不中断。 它让 FPGA 像「可热插拔的硬件」一样按需换电路。

基本结构 ​

  • 静态逻辑（Static/Partition Pins 之外）：始终在线，负责控制、总线、与可重配区的接口，重配置时不复位、不中断。
  • 可重配置分区（RP）：被框定的物理区域，可有多个实现版本（RM，Reconfigurable Module），每个综合成一份部分比特流。
  • 分区边界：静态区与 RP 之间用固定接口（partition pins），各 RM 端口必须一致，工具在边界插入必要的隔离/同步。
  • 加载方式：通过 ICAP（内部配置访问端口）/处理器/外部配置控制器把部分 bitstream 写进该区域，见 ZynQ PS+PL。

解决什么问题 ​

  • 逻辑资源不够、功能时分复用：多个加速器不同时用，用一块区域轮流加载，省 FPGA 面积/成本。
  • 在线升级/可演进：不重启系统、不动静态区就能更新某个算法（软件无线电换协议、现场换功能）。
  • 容错/灵活部署：检测到某功能异常或按授权加载不同模块。
  • 降低功耗：不用的功能区可不下发/清空；多租户加速平台按任务装载。

代价与约束 ​

  • 时序收敛更难：每个 RM 都要在固定分区内独立收敛，且要保证边界时序，见 高级时序收敛。
  • 工具流程更复杂：要做分区约束（pblock）、多次实现、管理多个全/部分比特流与版本，见 版本/IP 管理。
  • 切换有时间开销（毫秒级）与边界数据保护：切换瞬间 RP 输出需隔离，必要时先停数据、保存上下文。
  • 调试更难，资源规划（floorplan）要提前留好分区。

常见坑 ​

  • 各 RM 端口/接口不一致或边界逻辑被优化掉：重配后静态区对不上。
  • 切换时没隔离 RP 输出、没停握手：垃圾数据冲进静态逻辑（参考 valid/ready 握手）。
  • 误以为整个芯片零影响：重配期间该区域不可用，需调度与安全状态。
  • 部分比特流与静态区版本不匹配：必须用同一次完整设计导出的配套文件。
  • 分区 floorplan 不合理导致 RM 时序/布线不过。

总结 ​

部分重配置让 FPGA 运行中只动态替换某可重配置分区的部分比特流、静态逻辑不中断，用于资源时分复用、在线换算法、灵活授权与容错；实现上要划分静态区与 RP、统一分区接口、为每个 RM 单独做时序收敛并管理配套位流，主要代价是更复杂的 floorplan/流程、毫秒级切换时间以及边界隔离与版本一致性问题。