什么是天线效应？为什么长金属要跳线？
更新时间：2026-09-21。问题驱动短答页。物理实现见 Innovus 流程，可靠性见 ESD/闩锁，工艺角见 PVT。
一句话回答
天线效应（工艺天线效应，antenna effect / plasma-induced gate oxide damage）发生在芯片“制造过程”：等离子刻蚀或离子注入时，一段悬空、还没连到扩散区的长金属（或多晶硅）会像天线一样收集等离子电荷；如果这段导体直接连到绝缘极薄的 MOS 栅极又没有泄放通路，电荷累积产生的高压可能击穿栅氧化层、永久损伤晶体管。用“天线比”——连到栅的导体面积与栅氧面积之比——衡量风险。常见修法是：用高层金属“跳线”把长连接打断成分段（先做一小段低层，再经通孔走高层）、在栅附近加一个反偏二极管泄放电荷、或插缓冲单元，本质都是制造期间给电荷一条出路或减小悬空面积。
为什么叫“天线”
- 等离子工艺里，暴露在等离子场中的导体面积越大，收集的电荷越多，像天线接收信号。
- 这些电荷必须有处可走；一旦导体只挂在高阻的薄栅上，就会在栅氧上堆电压。
- 栅氧越先进越薄，越容易被击穿。
常见修复（antenna fixing / PA diode）
| 方法 | 原理 |
|---|---|
| 跳线 metal jumper | 长 M1 分段，靠高层 M2/M3 桥接，使制造中任一刻悬空面积变小 |
| 天线二极管 | 栅附近并一个反偏二极管，平时不工作、电荷超阈时泄放 |
| 插缓冲器 | 长线驱动端先接缓冲器的扩散区，改变连接关系减小 ratio |
| 近栅先接扩散区 | 让连栅的导体先落到源漏扩散区形成通路 |
与 ESD 的区别
- 天线效应：制造期，等离子电荷，对象是正在加工的栅氧，签核是 DRC 里的 antenna ratio 规则，见 DRC/LVS。
- ESD：使用期，人体/设备放电，对象是封装好的芯片引脚，靠 IO 保护，见 ESD 与闩锁。
- 二者加的二极管位置和目的不同，但都围绕“给电荷一条安全泄放路径”。
流程中的处理
- 综合/布图阶段工具可自动插跳线与二极管；或在布线后跑 antenna DRC、看违例层再修。
- 各金属层、通孔都有不同 ratio 规则，先进工艺还有“partial antenna”等细化规则。
- 跳线可能轻微影响布线资源/时序，需在收敛时一并检查。
常见坑
- 以为跳线是为了电气性能——它是制造良率修复。
- 只在最终顶层检查，忽略中间工艺层的悬空面积（规则是逐层算的）。
- 加了天线二极管却引入额外漏电/面积，未评估。
- 把天线效应和 ESD 混为一谈，修复位置放错。
总结
天线效应是等离子刻蚀/注入制造过程中，悬空长导体收集电荷、直接堆压在薄栅氧上可能将其击穿的良率问题，用各层天线比（导体面积/栅氧面积）约束；主流修复是高层金属跳线分段、在栅附近加反偏泄放二极管、插缓冲或就近落扩散区。它与发生在芯片使用期、由外部放电引起的 ESD 是两回事：天线是制造期 DRC 规则，ESD 是 IO 可靠性设计。