组合逻辑的冒险和毛刺是怎么产生、怎么消除？

更新时间：2026-09-21。问题驱动短答页。原理与电路见 冒险与毛刺，时序采样见 建立保持时间，格雷码见 异步 FIFO 与格雷码。

一句话回答

毛刺来自信号到达时间不一致：当一个门的几个输入本应同时改变、却因路径延迟有先有后，输出在最终稳定前就会冒出一个很窄的错误脉冲，这就是组合冒险（hazard/glitch）。静态冒险指输出逻辑上不该变（如保持 1）却瞬时跳到 0，动态冒险指变化过程中来回跳多次。对付它的根本办法不是追求零延迟，而是“别让毛刺被当数据”——在输出端加一级触发器只在时钟沿采样稳定值，或用格雷码让跨域每次只变一位，纯组合层面可用卡诺图加冗余共识项、加使能、均衡路径延迟。

为什么产生

y = A·B + A·C   （B、C 都为 1，A 从 1→0）

A 走两条延迟不同的路：一项先关、另一项还没开，中间瞬间两项都像 0 → 输出一个低脉冲。本质是同一变量经不等长路径汇合。

分类：

• 静态 1 冒险：应保持 1，出现 0 毛刺；静态 0 冒险反之。
• 动态冒险：应只变一次，却 1→0→1→0 跳多次。
• 功能冒险：多个输入同时改变、但不同步造成。

消除手段

手段	思路	适用
输出加触发器	时钟沿只采稳定值，毛刺落在建立窗外被忽略	同步时序设计首选
格雷码	相邻码字只变一位，杜绝多位同时翻	跨时钟域地址/指针
卡诺图冗余项	给相邻“与项”补共识项覆盖边界	纯组合、手工优化
使能/选通	输入稳定后才让输出生效	多路/总线选择
均衡延迟	让相关路径延迟接近	局部、模拟敏感电路
差分/多米诺等	电路级抑制	定制设计

工程视角

• 同步系统里组合逻辑的毛刺通常无害——只要它在触发器建立时间前稳定即可，所以“加一级寄存器”是最省事的根治。
• 毛刺会带来额外动态功耗（无效翻转充放电），高翻转数据通路要注意。
• 毛刺绝不能直接进异步复位、时钟、时钟门控使能这类对电平/边沿敏感的信号，否则可能误触发；这些信号要做无毛刺设计（见 无毛刺时钟切换）。

常见坑

• 仿真看不到毛刺（零延时模型）就当没有，要靠门级/带延迟仿真和 STA。
• 用手加缓冲器“调延迟”消毛刺，工艺一角变了就失效。
• 组合输出直接当时钟或异步复位，毛刺造成误动作。
• 多位总线同时翻转又直接被另一时钟采样，应改格雷码或握手。

总结

毛刺是同一变量经不等延迟路径到达同一门、在输出稳定前产生的短暂错误脉冲，分静态/动态/功能冒险；与其追求绝对零延迟，不如在同步设计里用触发器只采稳定值、跨域用格雷码保证每次变一位，必要时用卡诺图冗余共识项、使能选通和均衡路径来抑制，并务必防止毛刺进入时钟、异步复位和门控使能等敏感信号。