DRC 和 LVS 有什么区别？

更新时间：2026-09-21。问题驱动短答页。详解见 DRC/LVS 物理验证，版图阶段见 物理设计，GDSII 见 版图数据格式。

一句话回答

DRC 查的是「版图几何形状符不符合工厂的制造规则」（线宽、间距、密度、包围面积等），保证这片图能被造出来；LVS 查的是「版图连出来的电路和设计的原理图是不是同一个电路」（器件类型、连接关系、参数），保证造出来的正是你要的电路。 一个管「造得出」，一个管「造得对」。

核心对照

维度	DRC（Design Rule Check）	LVS（Layout Versus Schematic）
查什么	几何设计规则（宽度/间距/包围/密度/天线等）	版图抽取网表 vs 原理图网表
目的	满足代工厂可制造性，防止开路短路/良率崩	保证连通关系与器件参数正确
需不需要原理图	不需要，纯几何	必须有 schematic/源网表对比
典型违规	metal 间距不足、via 包围不够、密度超限	短路、开路、少一个孔、器件 W/L 不符
通过含义	工艺上能造	电路上和设计一致

典型流程与关系

• 设计规则来自代工厂 PDK（每个工艺节点一套 rule deck），节点越先进规则越多。
• 通常先让 LVS 干净（电路对），再收敛 DRC（可制造），二者都要 clean 才能签核流片，见 流片签核清单。
• 相关检查还有 ERC（电气规则，如阱接电位、悬空）、天线效应（antenna）、密度填充（metal fill）等。
• DRC/LVS 是「硅前物理验证」，和功能验证（仿真/UVM）解决的是完全不同的问题，见 验证 vs 测试。

常见坑

• 以为 DRC 过了电路就对：DRC 不看连接，两根线短路但间距合法照样过 DRC，得靠 LVS 抓。
• LVS 报「property mismatch」：版图器件宽长比/并联根数与原理图不一致。
• 用错工艺/版本的 rule deck：不同节点、不同代工厂规则不通用。
• 只跑顶层不跑层次化模块：IP/宏单元内部违规被漏掉。
• 忽略天线规则与 metal density：会在制造或 CMP 步骤出问题。

总结

DRC 是纯几何的设计规则检查，保证版图满足代工厂可制造规则（线宽/间距/密度/天线）；LVS 把版图抽成网表与原理图比对器件和连接，保证造出的电路与设计一致；二者一个管「造得出」一个管「造得对」，都必须用对应 PDK 的 rule deck 跑到 clean 才能签核流片。