门控时钟（Clock Gating）是什么？
更新时间：2026-09-21。问题驱动短答页。无毛刺时钟切换见 无毛刺时钟选择，时钟树见 时钟树综合，系统方法见 低功耗设计方法。
一句话回答
门控时钟就是在某组寄存器「不需要更新」的周期里，用专门的门控单元把通往它们的时钟关掉（EN=0 时不翻转），触发器和后面驱动的逻辑不再无谓充放电，时钟树上的功耗也随之下降，从而显著降低动态功耗；需要工作时 EN=1 正常给时钟。
为什么能省电
动态功耗来自信号翻转（α·C·V²·f）。传统「时钟使能」写法：
verilog
always @(posedge clk)
if (en) q <= d; // 使能无效时 q 保持，但 clk 仍每拍打进触发器，仍在翻转耗电时钟一直翻转，触发器内部和庞大时钟缓冲树照耗。门控时钟在源头停掉时钟，连时钟树的翻转也一起省掉——尤其对宽寄存器组、空闲模块收益明显。
关键：不能直接拿「与门」控时钟
如果门控信号 EN 在时钟高电平期间变化，clk & EN 会产生毛刺（glitch），被触发器当成有效沿，造成误触发。正确做法是用 集成时钟门控单元 ICG：典型结构是「低电平有效的锁存器 + 与门」，在时钟低电平期间采样 EN、高电平期间保持稳定，使输出时钟要么整周期有、要么整周期无，绝无半截脉冲，见 无毛刺时钟选择。
- 实践中一般写普通
if (en)风格，综合工具会自动识别并插入 ICG，不要手搭与门控时钟。 - 门控粒度：把使能条件相同、常一起空闲的寄存器归并共享一个 ICG，省面积也省时钟功耗。
时钟门控 vs 电源门控
- 时钟门控：只停时钟，模块还通电，状态保留、几乎立刻恢复，省的是动态功耗。
- 电源门控（power gating）：直接断电，连漏电也省，但要处理上电延迟、retention 保持和 isolation 隔离，见 低功耗设计方法。
常见坑
- 用 LUT/与门手动控时钟产生毛刺：FPGA 上尤其要走专用时钟资源（全局缓冲/使能），别把门控后的信号当普通时钟布线，见 FPGA 时钟与复位。
- 门控信号跨时钟域未同步：可能在错误时刻开关时钟。
- 使能逻辑有毛刺/组合冒险：必须经 ICG 锁存。
- 门控过细：一堆 ICG 反而增加面积，需按使能相关性归并。
- 复位/扫描测试（DFT）期间要能强制打开时钟，否则扫描链移位不动。
总结
门控时钟在寄存器空闲周期用 ICG 单元关断时钟，同时砍掉触发器和时钟树的无效翻转以降动态功耗，且状态保留、恢复快；关键是绝不能直接用与门控时钟（会产生毛刺误触发），要靠锁存+与门的 ICG，通常让综合工具自动插入并按使能相关性归并；它比电源门控轻量，只省动态功耗、不省漏电。