亚稳态是什么？
更新时间：2026-09-21。问题驱动短答页。建立/保持时间的来龙去脉见 建立保持与亚稳态，跨时钟处理见 CDC 基础。
一句话回答
当触发器的数据输入在时钟沿附近的「建立/保持时间窗口」内发生跳变，触发器来不及稳定到 0 或 1，输出会在一个中间电平上震荡/停留一段随机时间，这就是亚稳态。 若在下一级采样前还没稳定，错误值就被打进电路。
为什么会发生
真实触发器靠内部正反馈把节点「拉」到确定电平，需要时间。数据到得太巧（恰在采样窗口变化），反馈尚未决出胜负，输出进入半稳定点。这是模拟器件的物理特性，无法在原理上消除，只能让发生概率低到工程可接受。
衡量：MTBF
平均无故障时间大致为：
bash
MTBF = exp(t_res / τ) / (f_clk · f_data · T0)t_res 是留给亚稳态「决断」的时间。给的决断时间越长，MTBF 指数级增大——这正是多级同步器有效的原因。
怎么处理
单 bit 控制信号：两级（必要时三级）同步器——用两级首尾相连的触发器打两拍，第一级可能亚稳，但整整一个周期的决断时间让它极大概率稳定，第二级再采到确定值：
verilog
always @(posedge dst_clk) begin
sync1 <= async_in;
sync2 <= sync1; // 后续逻辑只用 sync2
end其他手段：降低接收时钟频率（给更多决断时间）、选用带同步器原语的器件、对多 bit 数据不要简单打拍（各 bit 可能采到新旧混搭），改用异步 FIFO、握手或 Gray 码，见 跨时钟域怎么处理。
常见坑
- 以为「加一级触发器就绝对安全」：只能把 MTBF 拉到足够大，不是 0；高速/高可靠要算 MTBF。
- 对多位总线每 bit 各自打两拍：各 bit 亚稳态恢复不同步，采样值可能半新半旧，必须 FIFO/握手。
- 异步复位释放直接进普通寄存器：复位释放也可能亚稳，要用「异步断言、同步释放」电路。
- 把亚稳态当功能 bug 在 RTL 里改：它是时序/物理问题，靠同步器与时序约束收敛，不能靠逻辑「判断中间电平」。
总结
亚稳态是触发器输入恰在建立保持窗口内变化、输出在中间电平停留随机决断时间的物理现象，无法根除只能用 MTBF 衡量并通过延长决断时间把概率压低；单 bit 异步信号用两级甚至三级同步器打拍、必要时降频，多 bit 数据不能逐位打拍而要走异步 FIFO 或握手/Gray 码，异步复位则采用异步断言同步释放，核心是让第一级的亚稳有足够时间在下一次采样前稳定。