组合逻辑和时序逻辑有什么区别？

更新时间：2026-09-21。问题驱动短答页。基础见 组合与时序逻辑，Verilog 写法见 组合与时序 always，同步分析见 同步时序分析。

一句话回答

组合逻辑的输出「只取决于当前输入」，没有记忆、没有状态，输入一变输出经过传播延迟就跟着变；时序逻辑的输出「还取决于过去的输入（当前状态）」，内部有触发器等存储元件并由时钟沿推动状态更新。数字电路本质是「时序逻辑（寄存器）保存状态 + 组合逻辑算下一个值」的反复叠加。

核心对照

维度	组合逻辑	时序逻辑
输出取决于	当前输入	当前输入 + 当前状态（历史）
是否有存储	无	有（触发器/寄存器）
是否需要时钟	不需要	需要
典型例子	与或非、多路器、加法器、译码器	触发器、计数器、移位寄存器、FSM
Verilog 块	always @(*) / assign	always @(posedge clk)
推荐赋值	阻塞 =	非阻塞 <=
主要风险	竞争冒险、毛刺、长路径时延	亚稳态、建立保持、复位问题

Verilog 里怎么对应

// 组合逻辑：任何输入变都重算，用阻塞赋值
always @(*) begin
    next = a + b;
end

// 时序逻辑：只在时钟沿更新，用非阻塞赋值
always @(posedge clk) begin
    if (!rst_n) q <= 1'b0;
    else        q <= next;   // next 是组合逻辑算好的结果
end

这正是标准同步设计的「二段」写法：一块组合算 next（下一个状态/数据），一块时序在沿上把 next 打进寄存器。FSM 的三段式写法见 一段式与三段式状态机。

关键区别与坑

• 反馈：组合逻辑若把输出绕回输入且无时钟切断，会形成振荡/锁存；时序逻辑靠寄存器把每一级隔开，这也是能跑高时钟频率的原因。
• 毛刺：组合逻辑因多条路径延迟不同会产生冒险毛刺，所以其输出一般不要直接当控制/时钟，要经触发器「采样干净」后再用。
• 赋值用反：时序块里用阻塞 = 会造成仿真竞争、RTL 与综合不一致，这是最高频笔误，见 阻塞与非阻塞。
• 组合块敏感列表：手写 @(a or b) 容易漏信号，统一用 @(*) 让工具自动收集。
• 时序路径长：两寄存器之间的组合逻辑级数决定最高频率，太长要插流水线，见 关键路径。

总结

组合逻辑无状态、输出仅由当前输入决定、用 always @(*) 和阻塞赋值，代表是加法器和多路器，风险在毛刺与长延迟；时序逻辑有记忆、由时钟沿更新状态、用 always @(posedge clk) 和非阻塞赋值，代表是寄存器和状态机，风险在亚稳态与时序收敛；同步电路就是用寄存器切分组合逻辑——组合块算下一个值，时序块在时钟沿把它锁存，二者交替构成数据通路。