Verilog 里 wire、reg、logic 有什么区别？
一句话回答
wire 是线网，只能被 assign 连续赋值或被模块实例的输出驱动；reg 只是“能在 initial/always 过程块里被赋值”的变量，它的名字有历史误导性——综合出来是组合连线、锁存器还是触发器，取决于 always 块怎么写，而不是关键字本身；SystemVerilog 的 logic 是个更安全的通用类型，综合工具按赋值上下文自动当线网或寄存器用，但它只允许单一驱动，做多驱动的双向/总线还得用 wire。
三者对照
| 类型 | 出处 | 在哪赋值 | 多驱动 | 综合结果 |
|---|---|---|---|---|
wire | Verilog-2001 | assign 或实例输出 | 允许多驱动 | 物理连线 |
reg | Verilog-2001 | initial/always 过程块 | 单一过程驱动 | 看代码：组合/锁存/触发器 |
logic | SystemVerilog | 连续赋值、过程块、实例输出均可 | 不允许多驱动 | 按上下文推断 |
reg 为什么不等于寄存器
很多初学者看到 reg q; 就以为综合出触发器，实际：
verilog
// 组合逻辑：虽然是 reg，但没有时钟沿，综合成纯组合电路
always @(*) begin
y = a & b;
end
// 触发器：时钟沿 + 非阻塞赋值才是寄存器
always @(posedge clk) begin
q <= d;
end判定靠的是敏感列表和赋值行为：
always @(*)+ 所有分支都赋值 → 组合逻辑；always @(*)+ 有分支没赋值（保持旧值）→ 推断锁存器，通常是 bug，见 锁存器 vs 触发器；always @(posedge clk)→ 时序逻辑，推断触发器。
logic 解决了什么
老 Verilog 里同一个信号要在“实例输出（用 wire）”和“过程块（用 reg）”之间反复改声明类型，很烦也容易错。logic 让你先不决定，工具根据谁驱动它来推断。但它禁止多驱动，所以 inout 双向口、多源总线这类场景仍必须用 wire（或显式三态）。
常见坑
- 以为
reg一定生成寄存器，命名误导。 - 在
always @(*)里漏了某个分支赋值，意外推断出锁存器。 - 时序逻辑里用阻塞
=导致仿真竞争；时序逻辑应统一用非阻塞<=，见 阻塞 vs 非阻塞。 - 把总线/双向口声明成
logic，多驱动直接编译报错。 wire忘记驱动，仿真里是高阻z。
总结
wire 是被连续赋值或实例输出驱动的线网，reg 只是允许在过程块里赋值的变量、关键字与是否成寄存器无关——always @(*) 全赋值是组合、漏赋值是锁存、posedge clk 才是触发器；SystemVerilog 的 logic 是按上下文自动推断的通用类型，省掉反复改声明的麻烦，但只接受单一驱动，多驱动总线和 inout 仍要用 wire。