ESD 和闩锁是什么？IO 为什么要加保护？

更新时间：2026-09-21。问题驱动短答页。片上保护见 ESD 与 IO 保护，IO 设计见 IO 规划，封装见 封装与 SI/PI。

一句话回答

ESD（静电放电）是人体、设备或机器在干燥环境积累了几百到上万伏静电，接触芯片引脚的几纳秒内灌入数安培瞬态大电流，能击穿栅氧化层或熔毁金属，所以每个 IO 都要有专门的 ESD 保护器件（到电源/地的钳位二极管、GGNMOS、电源轨钳位），在异常高压时提供低阻泄流路径并把电压钳在安全范围。闩锁（latch-up）则是 CMOS 工艺里寄生的 NPN-PNP 双极管（相当于一颗可控硅 SCR）被过冲/注入电流触发后进入电源直通地的低阻锁定状态，持续大电流会烧毁芯片；靠保护环、足够的衬底/阱接触(tap)和遵守工艺闩锁规则来防止。两者都属于必须通过工厂可靠性测试的物理损伤问题。

ESD 放电模型

模型	模拟场景	特点
HBM 人体放电	人拿芯片	电压高(kV)、中等能量，最常考
MM 机器模型	带电金属设备	电流更猛（现代标准渐弱化）
CDM 充电器件	器件自身带电后碰地	上升极快，对先进工艺小栅氧很致命
IEC 61000-4-2	系统级	能量更大，需板级 TVS 协同

芯片要在给定模型下达到规定耐压（如 HBM ±2kV、CDM 500V）。

保护怎么工作

• 正常电压下保护器件关断、不漏电、不影响高速信号。
• 引脚电压超过二极管/钳位阈值时迅速导通，把能量导向电源轨，轨间再用大钳位泄到地。
• 高速接口（SerDes、DDR）要在“钳位能力”和“寄生电容/带宽”之间折中，见 SerDes。

闩锁机理与预防

• CMOS 里相邻 NMOS/PMOS 天然形成耦合的寄生 NPN、PNP，构成 SCR。
• 引脚上的过冲/下冲、电源抖动或注入衬底电流可能把它触发，一旦开启就自维持，VDD 经极低阻到 VSS。
• 预防：加保护环（guard ring）、密集的 well/substrate tap 降低寄生电阻、IO 与内芯隔离、满足工艺的 latch-up spacing 规则，并做过温/过压闩锁测试。

常见坑

• 认为数字逻辑对了就能过 ESD——这是独立器件/版图可靠性签核。
• 保护器件电容拖慢高速边沿却没纳入 SI 评估。
• 电源轨缺少轨间钳位，ESD 电流找不到回路。
• 版图省掉 guard ring/tap，闩锁测试或现场异常上下电时烧毁。

总结

ESD 是带静电的人体/机器接触引脚瞬间灌入的高压大电流，会击穿栅氧熔毁器件，必须用 IO 钳位二极管、GGNMOS 和电源轨钳位在正常时隐形、异常时泄流限压，并按 HBM/MM/CDM 分级验证；闩锁是 CMOS 寄生 SCR 被过冲或注入电流触发后电源直通地的自维持大电流，靠保护环、密集阱接触和工艺间距规则防止。两者都是物理可靠性问题，与逻辑功能正确性同等重要、需要单独的器件和版图签核。