功能仿真和门级仿真（后仿真）有什么区别？

更新时间：2026-09-21。问题驱动短答页。门级仿真/SDF/X 传播见 门级仿真与 SDF/X，仿真 vs 测试见 验证与测试，波形见 读波形。

一句话回答

功能仿真（RTL 仿真）跑你写的 Verilog、默认零延迟，只验证逻辑行为对不对；门级仿真（GLS）跑综合或布局布线后产出的真实门级网表，验证映射出来的电路连得对不对；带 SDF 反标的门级后仿真再把门/走线的真实延迟加进去，能暴露时序、毛刺和 X（不定态）传播问题。越往后越接近硅，但越慢越难建。

三者对照

维度	RTL 功能仿真	零延迟门级仿真	带 SDF 后仿真
对象	RTL 行为代码	门级网表	门级网表
延迟	无（#0 理想）	无/单位延迟	反标真实延迟
主要目的	功能正确性	综合/DFT 后逻辑等价性	时序、亚稳、X 传播、异步
速度	快	慢	很慢
调试可读性	好（信号有名字）	差（全是门）	差

各自能抓什么

• 功能仿真：算法、协议、状态机等逻辑 bug，验证的主战场，配合断言/覆盖率，见 什么是芯片验证。
• 零延迟门级仿真：确认综合后网表、插入扫描链/DFT/时钟门控后行为没被破坏；多在仿真 DFT 逻辑、上电复位、低功耗（UPF power-state）时用。
• 带 SDF 门级仿真：检查异步接口、多周期/虚假路径约束是否写实、复位恢复、X 传播、casez/未初始化寄存器等「RTL 里看不见、硅上会出问题」的现象。

为什么门级仿真在减少

• STA 比仿真更完备地查时序：静态时序分析无需激励、能覆盖所有路径，门级仿真只能覆盖测试向量走到的路径，见 STA 是什么。
• **形式等价（LEC/Formality）**严格证明 RTL 与网表逻辑等价，不必用慢仿真回归功能，见 逻辑等价检查。
• CDC/RDC 检查工具静态地把跨时钟域、跨复位域问题扫干净，见 CDC/RDC 报告分级。
• 亿万门设计跑门级仿真极慢、信号全是门难以定位。所以业界只在异步逻辑、低功耗电源开关、DFT/ATPG 向量、模拟混合、复位/上电、X 处理等静态工具不擅长的角落保留门级仿真。

常见坑

• 以为功能仿真过了就时序没问题：RTL 零延迟根本看不到 setup/hold。
• 用门级仿真当主要时序签收手段：覆盖率取决于向量，远不如 STA。
• SDF 反标时 timing check 未开、X 传播模式没配，问题被工具默认值掩盖。
• 网表版本/SDF 与当前布局布线结果不匹配，仿真白跑。

总结

功能仿真跑零延迟 RTL 验证逻辑，门级仿真跑综合或 P&R 后的真实网表验证连接，带 SDF 的后仿真再反标真实延迟以暴露时序、复位与 X 传播；三者抽象逐级降低、成本逐级升高。现代流程用 STA 穷尽路径、用形式等价保证 RTL 到网表一致、用 CDC/RDC 静态检查跨域，因而门级仿真退守到异步电路、电源开关、DFT 向量和上电复位等静态工具难以覆盖的角落，而不再承担主要时序与功能签收。