功能验证和时序验证有什么区别？
一句话回答
功能验证回答「逻辑对不对」：给定输入，电路的行为是否符合规格，典型手段是仿真（UVM）和形式验证，基本不考虑真实延迟；时序验证回答「在目标频率和具体工艺下能不能稳定跑」：用 STA 检查每条路径的 setup/hold 是否满足。 功能对但时序不满足，芯片照样不能工作。
核心对照
| 维度 | 功能验证 | 时序验证 |
|---|---|---|
| 回答的问题 | 逻辑行为是否正确 | 信号能否按时到达 |
| 是否考虑延迟 | 多为理想/零延迟或指定延迟 | 精确到单元与布线延迟 |
| 典型手段 | 仿真、UVM、覆盖率、形式验证 | 静态时序分析 STA |
| 依赖什么 | 测试激励 / 属性断言 | SDC 约束 + 库延迟 |
| 违例表现 | 输出结果错 | setup/hold slack 为负 |
| 主要阶段 | RTL 阶段为主 | 综合/物理实现后签核 |
两者关系
- 功能正确是前提：逻辑都写错了，时序再收敛也是错的芯片。
- 时序满足是保障：功能在仿真里对，不代表在几百 MHz/几 GHz 时钟下数据还能赶上下一个沿。
- 一个经典误区是「仿真全过就可以流片」——仿真主要证明功能，无法保证所有未被激励路径的时序，这正是需要 STA 的原因。
- 门级仿真（带延迟的后仿真）介于两者之间，既看功能又带时序，但慢且依赖激励，不能替代 STA。
常见坑
- 把二者混为一谈：功能错和时序违例是两类问题，修法完全不同。
- 时序违例时去改激励：时序靠优化逻辑/约束/物理解决，不是改测试。
- 只追功能覆盖率：覆盖率高不等于时序收敛，两条线要分别过。
- 忽略复位/上电等边界场景的功能验证：这些常在流片后暴露。
- 以为选了语言就有验证：无论 Verilog 还是 VHDL，都得单独做功能与时序验证。
总结
功能验证用仿真/UVM/形式方法确认逻辑行为是否符合规格，基本不看真实延迟；时序验证用 STA 在具体工艺和目标频率下检查 setup/hold 是否满足；功能正确是前提、时序满足是保障，两者都通过才能流片，仿真全过不能替代时序签核。